JPH0458340A - プロセッサ監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はプロセッサ監視回路に関し、特にメモリバスを
介してメモリに対するデータの書込み読出しにより互い
にデータ送受信を行うプロセッサおよび入出力装置の監
視に関する。

従来技術 従来、プロセッサ監視回路においては、第３図に示すよ
うに、プロセッサ１の動作監視かクロ・ツク発生器２に
よりウォッチドッグタイマ方式で行われていた。

すなわち、プロセッサ１はクロック発生器２から周期的
に送られてくる割込み信号１０７を入力してこれを認識
すると、クリア信号１０８を出力し、このクリア信号１
０８によりクロック発生器２をクリアする。

プロセッサ１が正常に動作し、クロック発生器２を周期
的にクリアするかぎり、クロック発生器２からアラーム
信号１１０か出力されることはない。

上記の構成において、バスおよび制御線の制御権は通常
プロッサ１か有しており、プロセ、す１からアドレス信
号とメモリリート信号とがアドレスバス１０１および制
御線１０３を介してメモリ４に送出されると、メモリ４
から読出されたデータかデータバス１０２を介してプロ
セッサ１に取込まれる。

また、プロセッサ１からアドレス信号とメモリライト信
号とかアドレスバス１０１および制御線１０４を介して
メモリ４に送出されると、プロセ、ソサ１からのデータ
がデータバス１０２を介してメモリ４に書込まれる。

このとき、デコーダ３はアドレスバス１０１を介して人
力されたプロセッサ１からのアドレス信号をデコードし
、デコード信号１０５としてメモリ４に出力する。

一方、入出力周辺装置５−１〜５−ｎがプロセッサ１と
データの送受信を行う場合、入出力周辺装置５−１〜５
−ｎかバスおよび制御線の制御権を要求するためのバス
リクエスト信号１０６かオアゲート６を介してプロセッ
サ１に入力され、プロセッサ１により該要求が認められ
ると、プロセッサ１は停止状態となり、ハスおよび制御
線の制御権か入出力周辺装置５−１〜５−ｎに渡される
。

入出力周辺装置５−１〜５−ｎがバスおよび制御線の制
御権を得て、アドレス信号とメモリリード信号とをアド
レスバス１０１および制御線１０３を介してメモリ４に
送出すると、データバス１０２を介してメモリ４から読
出されたデータが入出力周辺装置５−１〜５−ｎに取込
まれ、またアドレス信号とメモリライト信号とをアドレ
スバス１０１および制御線１０４を介してメモリ４に送
出すると、データバス１０２を介してメモリ４に入出力
周辺装置５−１〜５−ｎからのデニタが書込まれること
になる。

したがって、プロセッサ］または入出力周辺装置５−１
〜５−ｎによりメモリ４に書込まれたデータを、入出力
周辺装置５−１〜５−ｎまたはプロセッサ］−かメモリ
４から読出すことによりデータの送受信が行われる。

このような従来のプロセッサ監視回路では、第４図に示
すように、ハスおよび制御線の制御権に対する入出力周
辺装置５−１〜５−ｎからの要求が多発した場合、プロ
セッサ１の停止状態が続くこととなり、これによりプロ
セッサ１によるクロック発生器２のクリアか実行されな
ければ、プロセッサ１が正常であるにもかかわらず、ク
ロック発生器２からアラーム信号１１０が出力されてし
まうという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、バスおよび制御線の制御権に対する入出
力周辺装置からの要求が多発するような場合でも動作し
ている装置の監視を行うことができ、故障箇所の切分け
を容易に行うことかできるプロセッサ監視回路の提供を
目的とする。

発明の構成 本発明によるプロセッサ監視回路は、メモリバスを介し
てメモリに対するデータの書込み読出しを行うことによ
り入出力装置とのデータ送受信を行うプロセッサのプロ
セッサ監視回路であって、前記プロセッサに対して周期
的に送出されるパルスの送出数を計数する計数手段と、
前記計数手段の計数値が予め設定された規定値を越えた
ときに異常の発生を外部に通知する第１の通知手段と、
前記パルスに応答する前記プロセッサからのクリア信号
と、前記入出力装置からの前記メモリバスに対する制御
権獲得要求とのうち一方を人力したときに前記計数手段
をクリアするクリア手段と、前記入出力装置による前記
メモリバスの使用時間を監視する監視手段と、前記使用
時間が予め設定された所定時間を越えたときに異常−の
発生を外部に通知する第２の通知手段とを有することを
特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すプロへり図であ
る。図において、本発明の一実施例によるプロセッサ監
視回路は、オアゲート８でプロセッサ１からのクリア信
号１０８と入出力周辺装置５−１〜５−ｎからのバスリ
クエスト信号１０Ｂとの論理和をとり、その結果（オア
ゲート出力１０９）によりクロック発生器２をクリアす
るとともに、入出力周辺装置５−１〜５〜ｎからのバス
リクエスト信号１０６の継続時間をタイマ回路７で監視
するようにした以外は第３図に示す従来のプロセッサ監
視回路と同様の構成となっており、同一構成要素には同
一符号を付しである。また、その動作も従来のプロセッ
サ監視回路の動作と同様である。

オアゲート８はプロセッサ１からのクリア信号１０８と
入出力周辺装置５−１〜５−ｎからのバスリクエスト信
号１０６との論理和をとり、その結果をオアゲート出力
１０９としてクロック発生器２・に出力する。

クロック発生器２では周期的にプロセッサ１に割込み信
号１０７を送出し、その割込み信号１０７の送出回数を
計数しているが、オアゲート８からのオアゲート出力１
０９が入力されると、その計数値をクリアする。

よって、バスおよび制御線の制御権に対する入出力周辺
装置５−１〜５〜ｎからの要求が多発し、プロセッサ１
の停止状態か続いても、この間クロック発生器２はオア
ゲート８からのオアゲート出力１０９によりクリアされ
、クロック発生器２がらアラーム信号１１０が出力され
ることはない。

一方、バスおよび制御線の制御権に対する入出力周辺装
置５−１〜５−ｎからの要求が多発したとき、オアゲー
ト６から出力されるバスリクエスト信号１０Ｂの継続時
間がタイマ回路７により監視され、バスリクエスト信号
１０６の継続時間が規定時間以上になると、タイマ回路
７からアラーム信号１１１が出力される。

第２図は本発明の一実施例の動作を示すタイムチャート
である。これら第１図および第２図を用いて本発明の一
実施例の動作について説明する。

プロセッサ１または入出力周辺装置５−１〜５−ｎがメ
モリ４に書込んたデータが、入出力周辺装置５−１〜５
−ｎまたはプロセッサ１がメモリ４がら読出すことによ
り、プロセッサ１と入出力周辺装置５−１〜５−ｎとの
間でデータの送受信か行われているとき、プロセッサ１
にはクロック発生器２がら周期的に割込み信号１０７が
送られており、プロセッサ１がこの割込み信号１０７を
認識してクリア信号１０８を出力すると、このクリア信
号１０８によりクロック発生器２がクリアされる。

上記の状態で、バスおよび制御線の制御権に対する入出
力周辺装置５−１〜５−ｎからの要求が多発し、プロセ
ーソサ１の停止状態が続くと、クロック発生器２から割
込み信号１０７が送出されても、プロセッサ１からのク
リア信号１０ｇが出力されなくなるが、このときクロッ
ク発生器２には入出力周辺装置５−１〜５−ｎからのバ
スリクエスト信号１０Ｂによりオアゲート８からオアゲ
ート出力１０９が出力され、このオアゲート出力１０９
によりクロック発生器２がクリアされるので、クロック
発生器２からアラーム信号１１０が出力されることはな
い（第２図参照）。

また、入出力周辺装置５−１〜５−ｎがらバスリクエス
ト信号１０６が出力され続ける間、バスリクエスト信号
１０６の継続時間がタイマ回路７により監視されている
。

よって、クロック発生器２およびタイマ回路７により動
作している装置の監視を行うことができ、プロセッサ１
または入出力周辺装置５−１〜５−ｎて異常が発生して
も、クロック発生器２またはタイマ回路７からのアラー
ム信号１１０．ｉｌｌにより故障箇所を切分けることか
できる。

このように、プロセッサ１がバスおよび制御線の制御権
を有している場合にのみクロック発生器２によりプロセ
ッサ１の監視を行い、入出力周辺装置５−１〜５−ｎが
バスおよび制御線の制御権を有している場合にクロック
発生器２によるプロセッサ］の監視を抑止するとともに
、タイマ回路７により入出力周辺装置５−１〜５−ｎの
監視を行うようにすることによって、バスおよび制御線
の制御権に対する入出力周辺装置５−１〜５−ｎからの
要求が多発するような場合でも動作している装置の監視
をクロック発生器２およびタイマ回路７により行うこと
ができ、故障箇所の切分けを容易に行うことかできる。

発明の詳細 な説明したように本発明によれば、プロセッサかバスお
よび制御線の制御権を有している場合にのみクロック発
生器によりプロセッサの監視を行い、入出力周辺装置か
ハスおよび制御線の制御権を有している場合にクロック
発生器によるプロセッサの監視を抑止し、タイマ回路に
より入出力周辺装置の監視を行うようにすることによっ
て、バスおよび制御線の制御権に対する入出力周辺装置
からの要求か多発するような場合でも動作している装置
の監視を行うことができ、故障箇所の切分けを容易に行
うことができるという効果かある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイムチャート、
第３図は従来例の構成を示すブロック図、第４図は従来
例の動作を示すタイムチャートである。 主要部分の符号の説明 １・・・・・プロセッサ ２・・・・・クロック発生器 ４・・・・・メモリ １〜５−ｎ・・・・入出力周辺装置 ６８・・・・・オアケート ７・・・・・・タイマ回路

Claims (1)

【特許請求の範囲】
1. （１）メモリバスを介してメモリに対するデータの書込
   み読出しを行うことにより入出力装置とのデータ送受信
   を行うプロセッサのプロセッサ監視回路であって、前記
   プロセッサに対して周期的に送出されるパルスの送出数
   を計数する計数手段と、前記計数手段の計数値が予め設
   定された規定値を越えたときに異常の発生を外部に通知
   する第１の通知手段と、前記パルスに応答する前記プロ
   セッサからのクリア信号と、前記入出力装置からの前記
   メモリバスに対する制御権獲得要求とのうち一方を入力
   したときに前記計数手段をクリアするクリア手段と、前
   記入出力装置による前記メモリバスの使用時間を監視す
   る監視手段と、前記使用時間が予め設定された所定時間
   を越えたときに異常の発生を外部に通知する第２の通知
   手段とを有することを特徴とするプロセッサ監視回路。