JP2731386B2 - 制御装置 - Google Patents
制御装置Info
- Publication number
- JP2731386B2 JP2731386B2 JP62211772A JP21177287A JP2731386B2 JP 2731386 B2 JP2731386 B2 JP 2731386B2 JP 62211772 A JP62211772 A JP 62211772A JP 21177287 A JP21177287 A JP 21177287A JP 2731386 B2 JP2731386 B2 JP 2731386B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- detection circuit
- signal
- runaway
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
［技術分野］
本発明はユーザプログラムにより制御をプログラマブ
ルに行える制御装置に関するものである。 ［背景技術］ 従来プログラマブルコントローラのような制御装置に
おいて、その装置が暴走しているかは、制御手段を構成
するCPUのワオッチ・ドッグ・タイマから成る暴走検知
回路により検知していた。即ち、予め決められた時間以
内に暴走検知回路をリセットするように設定され、その
時間以内に暴走検知回路がリセットされない場合は、そ
の装置の暴走とみなし、処置を行っていた。しかし、近
年プログラマブルコントローラ機能が多様化して、機能
が豊富になるに従い、ユーザの記述するプログラムが複
雑、多様になり、ユーザプログラムの演算処理を行う時
間も長くなる傾向がある。そのため、ユーザプログラム
内に暴走検知回路をリセットする命令を挿入することに
より暴走を起こしていないにも拘わらず、暴走検知回路
が働いてしまう不都合を解消しようとするものもある。
しかし、逆にユーザプログラム内で、無限ループが発生
した場合にはその検知ができない。またタイマ処理等に
おいてそれ以下でなければならない時間、例えば100ms
以内に１サイクルが終了しなければ、装置としての機能
が達成できない時間があり、それを越えたことも検知で
きない場合が発生する。 ［発明の目的］ 本発明は上述の問題点に鑑みて為されたもので、その
目的とするところは付設している暴走検知回路の動作
が、ユーザプログラムの渋滞によるものか、装置の暴走
または異常によるものかを判別できる制御装置を提供す
るにある。 ［発明の開示］ 本発明は、ユーザプログラムの内容に従って、外部制
御装置を制御する演算制御手段を持つ制御装置におい
て、予め定めた第１の時間をカウントすると第１の異常
検知信号を出力するとともに、上記演算制御手段から演
算時間に対応して上記第１の時間内に第１のリセット信
号が与えられると、カウントをやり直す第１の暴走検知
回路と、予め定めた第２の時間をカウントすると第２の
異常検知信号を出力するとともに、上記演算制御手段か
ら演算時間に対応して上記第２の時間内に出力するか又
はユーザプログラムに書き込まれたリセット命令に応じ
て演算制御手段から出力する第２のリセット信号が与え
られるとカウントをやり直す第２の暴走検知回路とを備
えたことを特徴とする。 以下本発明を実施例により説明する。 実施例 第１図は本発明の実施例のブロック図を示しており、
装置全体の制御及びユーザプログラムに従った演算処
理、入出力制御を行う演算制御手段たるCPU1と、CPU1が
装置全体を制御するための装置プログラムを格納した例
えばROMからなるメモリ２と、ユーザプログラムの格納
やI/O情報の一時記憶を行うとともに装置ワークエリア
として働く、例えばRAMからなるメモリ３と、外部入出
力と内部回路のインターフェイス部として機能するI/O
インターフェイス部４と、装置の暴走を監視するウオッ
チドッグタイマからなる第１、第２の暴走検知回路5,
6、両暴走検知回路5,6に基準クロックCLKを与えるため
の発振回路７［勿論CPU1の装置クロックを用いれば発振
回路７は不要］とからなり、第１の暴走検知回路５はCP
U1から演算の１サイクル毎に対応して発生する第１のリ
セット信号RS1によりリセットされ、第２の暴走検知回
路６はCPU1から演算の１サイクル毎及びユーザプログラ
ム命令に応じて発生する第２のリセット信号RS2によっ
てリセットされるようになっており、夫々の暴走検知回
路5,6はリセットされずにカウント終了すると、夫々第
１及び第２の異常検知信号S1,S2を出力する。これら第
１及び第２の異常検知信号S1,S2は装置のストップ、出
力のオフ、エラー表示等の異常処理を行うための信号と
なる。 第２図は暴走検知回路5,6の具体回路例を示してお
り、この回路ではアドレスデコーダ８と、プリセット可
能なダウンカウンタ９と、フリップフロップ10と、アン
ドゲート11とからなり、CPU1によりアドレスデコーダ８
を通じてチップセレクト信号CSによりチップセレクトさ
れ、且つ書込信号▲▼が与えられると、ダウンカウ
ンタ９に第３図（ｂ）に示す▲▼信号が与えら
れ、ダウンカウンタ９にデータバス12を通じて与えられ
るカウント値がプリセットされる。プリセットされると
ダウンカウンタ９は第３図（ａ）に示す基準クロックCL
Kを減算カウントし、カウント値が“0"になると、▲
▼信号を出力して、フリップフロップ10によ
り保持し、第１の異常検知信号S1又は第２の異常検知信
号S2として出力し続ける。通常はカウント値が“0"にな
るまでのタイミングT1でCPU1より第１のリセット信号RS
1又は第２のリセット信号RS2として出力されるチップセ
レクト信号CS、書込信号▲▼及びプリセットするカ
ウント値によって新たにカウント値がプリセットされる
ため第１の異常検知信号S1又は第２の異常検知信号S2は
発生しない。そしてプリセットされるタイミングが遅れ
てカウント終了時間T2（T1＜T2）に達すると第３図
（ｃ）のように第１の異常検知信号S1又は第２の異常検
知信号S2が発生することになる。 而して第１図の第１の暴走検知回路５のリセットタイ
ミング（第１の時間）を100msとし、第２の暴走検知回
路６のリセットタイミング（第２の時間）を10msとし、
通常のCPU1の演算サイクルの時間を10ms以内とする。そ
してユーザプログラム内にループ部分があるとし、その
部分に暴走検知回路６に対するリセット命令を書き込ん
であるとすると、ユーザプログラムのループにより演算
時間が10msを越えても、暴走検知回路６が働くのを防止
することができることになる。 またユーザプログラムが何等かの理由により無限ルー
プに入った場合、暴走検知回路６が働かないが、暴走検
知回路５が演算時間が100msを越えた時点で働き、第１
の異常検知信号S1を発生する。 更に演算の渋滞が起き、10msを越えた場合には、暴走
検知回路６が働いて第２の異常検知信号S2を発生する
が、演算時間が100ms以内であれば暴走検知回路５は第
１の異常検知信号S1を出力しないので、致命的エラーで
ないことが判断できて、適切な処理を施すことができる
ことになる。つまり暴走検知回路が１個のみでは暴走検
知回路が異常検知信号を出力した場合に若干の演算時間
の延びによるものか、致命的エラーによりものかが判断
できないため、異常処理も致命的エラーを想定しなけれ
ばならないが、本発明によれば夫々に対応した処理がで
きるのである。特に本発明では第２の暴走検知回路６の
リセットのタイミング（第２の時間）を厳密に設定する
ことより細かい渋滞監視ができる。 またハード的なエラーや、致命的な演算渋滞が起きる
と、両暴走検知回路5,6が共に第１並びに第２の異常検
知信号S1,S2を出力することになり、この場合には装置
を停止させるなどの処置を行なえばよい。 第４図は上述の演算サイクルのフローチャートを示
し、ユーザプログラムの演算処理のステップでは第２の
暴走検知回路６のリセットをプログラムにより行なうよ
うになっている。 尚暴走検知回路5,6としてはプログラブルインターバ
イタイマ（型名8253）のモード１（リトリガブルワンシ
ョットタイマ）を用いてもよい。 第５図はその具体回路を示しており、この回路ではCP
U1からのチップセレクト信号▲▼と書込信号▲
▼とにより、予めデータバス12を通じて指定したワンシ
ョット時間（第６図（ａ）に示す基準クロックCLKのカ
ウント数）をプログラブルインターバルタイマ13にセッ
トしておき、CPU1からの第１のリセット信号RS1又は第
２のリセット信号RS2が第６図（ｂ）に示すようにGATE
端子に入ると、そのOUT端子より第６図（ｃ）に示すよ
うに“L"の信号を設定したワンショット時間だけ出力す
ることになる。そして第１のリセット信号RS1又は第２
のリセット信号RS2を設定ワンショット時間内、例えばT
1にGATE端子に入力が入ると、そのタイミングから再び
カウントが始まるので、通常ではOUT端子からは“L"の
出力が発生することになる。そしてT2のように設定ワン
ショット時間を越えても第１のリセット信号RS1又は第
２のリセット信号RS2がGATE端子に入力しない場合にはO
UT端子の出力が“H"となり、この“H"の信号が第１の異
常検知信号S1又は第２の異常検知信号S2となる。 ［発明の効果］ 本発明は上述のような制御装置において、予め定めた
第１の時間をカウントすると第１の異常検知信号を出力
するとともに、上記演算制御手段から演算時間に対応し
て上記第１の時間内に第１のリセット信号が与えられる
と、カウントをやり直す第１の暴走検知回路と、予め定
めた第２の時間をカウントすると第２の異常検知信号を
出力するとともに、上記演算制御手段から演算時間に対
応して上記第２の時間内に出力するか又はユーザプログ
ラムに書き込まれたリセット命令に応じて演算制御手段
から出力する第２のリセット信号が与えられるとカウン
トをやり直す第２の暴走検知回路とを備えたので、装置
の異常状態の内容を第１及び第２の暴走検知回路からの
第１並びに第２の異常検知信号の有無により判断するこ
とができ、経過異常処理を適切に行なえ、また演算渋滞
の監視時間を厳密に設定することが可能となって、渋滞
時の処理を迅速に行なうこともできるという効果があ
る。また、第２の暴走検知回路が第２のリセット信号を
通してユーザプログラムによってリセット可能であるか
ら、ユーザプログラムによって第２の時間を適切な値に
設定することができ、暴走の発生から検知までの時間を
短縮及び最適化できるという効果もある。
ルに行える制御装置に関するものである。 ［背景技術］ 従来プログラマブルコントローラのような制御装置に
おいて、その装置が暴走しているかは、制御手段を構成
するCPUのワオッチ・ドッグ・タイマから成る暴走検知
回路により検知していた。即ち、予め決められた時間以
内に暴走検知回路をリセットするように設定され、その
時間以内に暴走検知回路がリセットされない場合は、そ
の装置の暴走とみなし、処置を行っていた。しかし、近
年プログラマブルコントローラ機能が多様化して、機能
が豊富になるに従い、ユーザの記述するプログラムが複
雑、多様になり、ユーザプログラムの演算処理を行う時
間も長くなる傾向がある。そのため、ユーザプログラム
内に暴走検知回路をリセットする命令を挿入することに
より暴走を起こしていないにも拘わらず、暴走検知回路
が働いてしまう不都合を解消しようとするものもある。
しかし、逆にユーザプログラム内で、無限ループが発生
した場合にはその検知ができない。またタイマ処理等に
おいてそれ以下でなければならない時間、例えば100ms
以内に１サイクルが終了しなければ、装置としての機能
が達成できない時間があり、それを越えたことも検知で
きない場合が発生する。 ［発明の目的］ 本発明は上述の問題点に鑑みて為されたもので、その
目的とするところは付設している暴走検知回路の動作
が、ユーザプログラムの渋滞によるものか、装置の暴走
または異常によるものかを判別できる制御装置を提供す
るにある。 ［発明の開示］ 本発明は、ユーザプログラムの内容に従って、外部制
御装置を制御する演算制御手段を持つ制御装置におい
て、予め定めた第１の時間をカウントすると第１の異常
検知信号を出力するとともに、上記演算制御手段から演
算時間に対応して上記第１の時間内に第１のリセット信
号が与えられると、カウントをやり直す第１の暴走検知
回路と、予め定めた第２の時間をカウントすると第２の
異常検知信号を出力するとともに、上記演算制御手段か
ら演算時間に対応して上記第２の時間内に出力するか又
はユーザプログラムに書き込まれたリセット命令に応じ
て演算制御手段から出力する第２のリセット信号が与え
られるとカウントをやり直す第２の暴走検知回路とを備
えたことを特徴とする。 以下本発明を実施例により説明する。 実施例 第１図は本発明の実施例のブロック図を示しており、
装置全体の制御及びユーザプログラムに従った演算処
理、入出力制御を行う演算制御手段たるCPU1と、CPU1が
装置全体を制御するための装置プログラムを格納した例
えばROMからなるメモリ２と、ユーザプログラムの格納
やI/O情報の一時記憶を行うとともに装置ワークエリア
として働く、例えばRAMからなるメモリ３と、外部入出
力と内部回路のインターフェイス部として機能するI/O
インターフェイス部４と、装置の暴走を監視するウオッ
チドッグタイマからなる第１、第２の暴走検知回路5,
6、両暴走検知回路5,6に基準クロックCLKを与えるため
の発振回路７［勿論CPU1の装置クロックを用いれば発振
回路７は不要］とからなり、第１の暴走検知回路５はCP
U1から演算の１サイクル毎に対応して発生する第１のリ
セット信号RS1によりリセットされ、第２の暴走検知回
路６はCPU1から演算の１サイクル毎及びユーザプログラ
ム命令に応じて発生する第２のリセット信号RS2によっ
てリセットされるようになっており、夫々の暴走検知回
路5,6はリセットされずにカウント終了すると、夫々第
１及び第２の異常検知信号S1,S2を出力する。これら第
１及び第２の異常検知信号S1,S2は装置のストップ、出
力のオフ、エラー表示等の異常処理を行うための信号と
なる。 第２図は暴走検知回路5,6の具体回路例を示してお
り、この回路ではアドレスデコーダ８と、プリセット可
能なダウンカウンタ９と、フリップフロップ10と、アン
ドゲート11とからなり、CPU1によりアドレスデコーダ８
を通じてチップセレクト信号CSによりチップセレクトさ
れ、且つ書込信号▲▼が与えられると、ダウンカウ
ンタ９に第３図（ｂ）に示す▲▼信号が与えら
れ、ダウンカウンタ９にデータバス12を通じて与えられ
るカウント値がプリセットされる。プリセットされると
ダウンカウンタ９は第３図（ａ）に示す基準クロックCL
Kを減算カウントし、カウント値が“0"になると、▲
▼信号を出力して、フリップフロップ10によ
り保持し、第１の異常検知信号S1又は第２の異常検知信
号S2として出力し続ける。通常はカウント値が“0"にな
るまでのタイミングT1でCPU1より第１のリセット信号RS
1又は第２のリセット信号RS2として出力されるチップセ
レクト信号CS、書込信号▲▼及びプリセットするカ
ウント値によって新たにカウント値がプリセットされる
ため第１の異常検知信号S1又は第２の異常検知信号S2は
発生しない。そしてプリセットされるタイミングが遅れ
てカウント終了時間T2（T1＜T2）に達すると第３図
（ｃ）のように第１の異常検知信号S1又は第２の異常検
知信号S2が発生することになる。 而して第１図の第１の暴走検知回路５のリセットタイ
ミング（第１の時間）を100msとし、第２の暴走検知回
路６のリセットタイミング（第２の時間）を10msとし、
通常のCPU1の演算サイクルの時間を10ms以内とする。そ
してユーザプログラム内にループ部分があるとし、その
部分に暴走検知回路６に対するリセット命令を書き込ん
であるとすると、ユーザプログラムのループにより演算
時間が10msを越えても、暴走検知回路６が働くのを防止
することができることになる。 またユーザプログラムが何等かの理由により無限ルー
プに入った場合、暴走検知回路６が働かないが、暴走検
知回路５が演算時間が100msを越えた時点で働き、第１
の異常検知信号S1を発生する。 更に演算の渋滞が起き、10msを越えた場合には、暴走
検知回路６が働いて第２の異常検知信号S2を発生する
が、演算時間が100ms以内であれば暴走検知回路５は第
１の異常検知信号S1を出力しないので、致命的エラーで
ないことが判断できて、適切な処理を施すことができる
ことになる。つまり暴走検知回路が１個のみでは暴走検
知回路が異常検知信号を出力した場合に若干の演算時間
の延びによるものか、致命的エラーによりものかが判断
できないため、異常処理も致命的エラーを想定しなけれ
ばならないが、本発明によれば夫々に対応した処理がで
きるのである。特に本発明では第２の暴走検知回路６の
リセットのタイミング（第２の時間）を厳密に設定する
ことより細かい渋滞監視ができる。 またハード的なエラーや、致命的な演算渋滞が起きる
と、両暴走検知回路5,6が共に第１並びに第２の異常検
知信号S1,S2を出力することになり、この場合には装置
を停止させるなどの処置を行なえばよい。 第４図は上述の演算サイクルのフローチャートを示
し、ユーザプログラムの演算処理のステップでは第２の
暴走検知回路６のリセットをプログラムにより行なうよ
うになっている。 尚暴走検知回路5,6としてはプログラブルインターバ
イタイマ（型名8253）のモード１（リトリガブルワンシ
ョットタイマ）を用いてもよい。 第５図はその具体回路を示しており、この回路ではCP
U1からのチップセレクト信号▲▼と書込信号▲
▼とにより、予めデータバス12を通じて指定したワンシ
ョット時間（第６図（ａ）に示す基準クロックCLKのカ
ウント数）をプログラブルインターバルタイマ13にセッ
トしておき、CPU1からの第１のリセット信号RS1又は第
２のリセット信号RS2が第６図（ｂ）に示すようにGATE
端子に入ると、そのOUT端子より第６図（ｃ）に示すよ
うに“L"の信号を設定したワンショット時間だけ出力す
ることになる。そして第１のリセット信号RS1又は第２
のリセット信号RS2を設定ワンショット時間内、例えばT
1にGATE端子に入力が入ると、そのタイミングから再び
カウントが始まるので、通常ではOUT端子からは“L"の
出力が発生することになる。そしてT2のように設定ワン
ショット時間を越えても第１のリセット信号RS1又は第
２のリセット信号RS2がGATE端子に入力しない場合にはO
UT端子の出力が“H"となり、この“H"の信号が第１の異
常検知信号S1又は第２の異常検知信号S2となる。 ［発明の効果］ 本発明は上述のような制御装置において、予め定めた
第１の時間をカウントすると第１の異常検知信号を出力
するとともに、上記演算制御手段から演算時間に対応し
て上記第１の時間内に第１のリセット信号が与えられる
と、カウントをやり直す第１の暴走検知回路と、予め定
めた第２の時間をカウントすると第２の異常検知信号を
出力するとともに、上記演算制御手段から演算時間に対
応して上記第２の時間内に出力するか又はユーザプログ
ラムに書き込まれたリセット命令に応じて演算制御手段
から出力する第２のリセット信号が与えられるとカウン
トをやり直す第２の暴走検知回路とを備えたので、装置
の異常状態の内容を第１及び第２の暴走検知回路からの
第１並びに第２の異常検知信号の有無により判断するこ
とができ、経過異常処理を適切に行なえ、また演算渋滞
の監視時間を厳密に設定することが可能となって、渋滞
時の処理を迅速に行なうこともできるという効果があ
る。また、第２の暴走検知回路が第２のリセット信号を
通してユーザプログラムによってリセット可能であるか
ら、ユーザプログラムによって第２の時間を適切な値に
設定することができ、暴走の発生から検知までの時間を
短縮及び最適化できるという効果もある。
【図面の簡単な説明】
第１図は本発明の実施例の回路構成図、第２図は同上使
用の暴走検知回路の具体回路図、第３図は同上の暴走検
知回路の動作説明用タイムチャート、第４図は同上の演
算サイクルのフローチャート、第５図は同上使用の暴走
検知回路の具体回路図、第６図は同上の暴走検知回路の
動作説明用タイムチャートである。 １……CPU、２……メモリ、３……メモリ、４……I/Oイ
ンターフェイス部、５……第１の暴走検知回路、６……
第２の暴走検知回路、S1,S2……異常検知信号、RS1,RS2
……リセット信号である。
用の暴走検知回路の具体回路図、第３図は同上の暴走検
知回路の動作説明用タイムチャート、第４図は同上の演
算サイクルのフローチャート、第５図は同上使用の暴走
検知回路の具体回路図、第６図は同上の暴走検知回路の
動作説明用タイムチャートである。 １……CPU、２……メモリ、３……メモリ、４……I/Oイ
ンターフェイス部、５……第１の暴走検知回路、６……
第２の暴走検知回路、S1,S2……異常検知信号、RS1,RS2
……リセット信号である。
Claims (1)
- (57)【特許請求の範囲】 １．ユーザプログラムの内容に従って、外部制御装置を
制御する演算制御手段を持つ制御装置において、予め定
めた第１の時間をカウントすると第１の異常検知信号を
出力するとともに、上記演算制御手段から演算時間に対
応して上記第１の時間内に第１のリセット信号が与えら
れると、カウントをやり直す第１の暴走検知回路と、予
め定めた第２の時間をカウントすると第２の異常検知信
号を出力するとともに、上記演算制御手段から演算時間
に対応して上記第２の時間内に出力するか又はユーザプ
ログラムに書き込まれたリセット命令に応じて演算制御
手段から出力する第２のリセット信号が与えられるとカ
ウントをやり直す第２の暴走検知回路とを備えたことを
特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62211772A JP2731386B2 (ja) | 1987-08-26 | 1987-08-26 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62211772A JP2731386B2 (ja) | 1987-08-26 | 1987-08-26 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455654A JPS6455654A (en) | 1989-03-02 |
| JP2731386B2 true JP2731386B2 (ja) | 1998-03-25 |
Family
ID=16611336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62211772A Expired - Lifetime JP2731386B2 (ja) | 1987-08-26 | 1987-08-26 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731386B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148961A (ja) * | 1983-02-16 | 1984-08-25 | Fuji Electric Co Ltd | プロセツサの動作監視方式 |
| JPS60164852A (ja) * | 1984-02-08 | 1985-08-27 | Toshiba Corp | プログラム暴走監視方式 |
| JPS63257041A (ja) * | 1987-04-14 | 1988-10-24 | Nec Corp | リアルタイムｏｓのシステム診断方式 |
-
1987
- 1987-08-26 JP JP62211772A patent/JP2731386B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6455654A (en) | 1989-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5278976A (en) | Method for detecting infinite loops by setting a flag indicating execution of an idle task having lower priority than executing application tasks | |
| US6145103A (en) | Emulator support mode for disabling and reconfiguring timeouts of a watchdog timer | |
| JPS60263235A (ja) | マイクロコンピユ−タシステム | |
| JP2731386B2 (ja) | 制御装置 | |
| JPS63163932A (ja) | 制御用計算機のシステム監視方式 | |
| JPH11259340A (ja) | コンピュータの再起動制御回路 | |
| JP2870250B2 (ja) | マイクロプロセッサの暴走監視装置 | |
| JPS5878239A (ja) | 演算制御回路 | |
| JPH064301A (ja) | 時分割割込制御方式 | |
| JPS6363935B2 (ja) | ||
| JPH04148246A (ja) | ウオツチドツグタイマ | |
| JPS6054054A (ja) | プログラム暴走検出方法 | |
| JPS5935250A (ja) | プログラム制御装置 | |
| JP3144811B2 (ja) | 監視タイマ回路 | |
| JPS6349855A (ja) | Ｃｐｕの割込み周期異常検出装置 | |
| JPS6051141B2 (ja) | プログラム暴走検出方式 | |
| JPS61249152A (ja) | プログラム暴走処理方式 | |
| JPS626262B2 (ja) | ||
| JPH04267441A (ja) | ウォッチドッグタイマ回路 | |
| JPH02259845A (ja) | プロセッサ | |
| JPH041831A (ja) | プログラム暴走監視方式 | |
| JPH01263709A (ja) | リセット制御装置 | |
| JPH0520129A (ja) | マイクロプロセツサ監視方式 | |
| JPS5827559B2 (ja) | コウツウシンゴウセイギヨソウチノ イジヨウカンシカイロ | |
| JPH0149975B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071219 Year of fee payment: 10 |