JPS59148961A - プロセツサの動作監視方式 - Google Patents
プロセツサの動作監視方式Info
- Publication number
- JPS59148961A JPS59148961A JP58022822A JP2282283A JPS59148961A JP S59148961 A JPS59148961 A JP S59148961A JP 58022822 A JP58022822 A JP 58022822A JP 2282283 A JP2282283 A JP 2282283A JP S59148961 A JPS59148961 A JP S59148961A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- time
- monitoring
- program
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロプロセッサの如き処理装置を内蔵
し、メモリに記憶されているプログラムにしたがって制
御演算動作を実行するプログラマブルコントローラ、特
にそのソフトウェアの誤りまたはメモリやアドレス線等
のハードウェアの異常を監視する監視方式に関する。
し、メモリに記憶されているプログラムにしたがって制
御演算動作を実行するプログラマブルコントローラ、特
にそのソフトウェアの誤りまたはメモリやアドレス線等
のハードウェアの異常を監視する監視方式に関する。
一般に、かかる異常が発生するとプログラムが暴走し種
々の障害が引き起されるので、異常状態を早急に検出す
ること、また、外部に与える出力情報を安全サイドに制
御すること、あるいは障害が広がって更に大きな重障害
となるのを防ぐこと等の対策が必要である。また、障害
時の情報を記録しておくことも障害分析を行なうために
必要であるが、安全性を確保するために最終的にはプロ
セッサを停止させることが望ましい。
々の障害が引き起されるので、異常状態を早急に検出す
ること、また、外部に与える出力情報を安全サイドに制
御すること、あるいは障害が広がって更に大きな重障害
となるのを防ぐこと等の対策が必要である。また、障害
時の情報を記録しておくことも障害分析を行なうために
必要であるが、安全性を確保するために最終的にはプロ
セッサを停止させることが望ましい。
第１図は監視方式の従来例を示す概要図、第１Ａ図は第
１図のタイマの具体例を示す回路図、第１Ｂ図はプログ
ラム実行周期とタイマ監視時間との関係を説明するため
の説明図、第１Ｃ図は異常発生時の処理動作を説明する
ためのフローチャートである。第１図において、１はマ
イクロプロセッサの如き処理装置、２は監視タイマであ
る。該監視タイマ２は第１Ａ図に示されるように、ＪＫ
フリップ７０ツブ（以下、単にＦＦともいう。〕２１、
モノステープルマルチパイプレータ（以下、単にモノス
テともいう。）２２およびナントゲート２３等より構成
される。なお、Ｃ１はコンデンサ％ Ｒ１は抵抗で、
これらによりモノステの出力パルス幅、すなわちタイマ
時限（ｔｌ）が設定される。また、ＣＬＥＡＲはＦＦ２
１およびモノステ２２を初期状態にするだめのクリア信
号であり、ＣＬＯＣＲはクロック信号である。
１図のタイマの具体例を示す回路図、第１Ｂ図はプログ
ラム実行周期とタイマ監視時間との関係を説明するため
の説明図、第１Ｃ図は異常発生時の処理動作を説明する
ためのフローチャートである。第１図において、１はマ
イクロプロセッサの如き処理装置、２は監視タイマであ
る。該監視タイマ２は第１Ａ図に示されるように、ＪＫ
フリップ７０ツブ（以下、単にＦＦともいう。〕２１、
モノステープルマルチパイプレータ（以下、単にモノス
テともいう。）２２およびナントゲート２３等より構成
される。なお、Ｃ１はコンデンサ％ Ｒ１は抵抗で、
これらによりモノステの出力パルス幅、すなわちタイマ
時限（ｔｌ）が設定される。また、ＣＬＥＡＲはＦＦ２
１およびモノステ２２を初期状態にするだめのクリア信
号であり、ＣＬＯＣＲはクロック信号である。
ここで、第１Ａ図の動作について説明する。
クリア信号ＣＬＥＡＲが与えられている初期状態におい
ては、ＦＦ２１の出力Ｑは“Ｌ”（ロー）レベルである
ため、ナントゲート２３の出力は１Ｈ″（ハイ）に固定
されている。この状態で、タイマリセット入力にトリガ
パルスが与えられると、ＦＦ２１のＱ出力は“Ｈ＃にセ
ットされるとともに、モノステ２２に起動がか＼す、コ
ンデンサＣおよび抵抗Ｒによって決まる所定時限の監視
が開始される。このとき、モノステ２２のＱ出力は“Ｌ
″となっているため、ナントゲート２３の出力は“Ｈ”
に固定されておシ、シたがってプロセッサには割込みは
掛からない。その後、モノステ２２がタイムアツプする
と、そのＱ出力が“Ｈ″レベルなるため、ＦＦ２１のＱ
出力°Ｈ″によってナントゲート２３の出力が”Ｌ″と
なり、割込み信号が発生する。
ては、ＦＦ２１の出力Ｑは“Ｌ”（ロー）レベルである
ため、ナントゲート２３の出力は１Ｈ″（ハイ）に固定
されている。この状態で、タイマリセット入力にトリガ
パルスが与えられると、ＦＦ２１のＱ出力は“Ｈ＃にセ
ットされるとともに、モノステ２２に起動がか＼す、コ
ンデンサＣおよび抵抗Ｒによって決まる所定時限の監視
が開始される。このとき、モノステ２２のＱ出力は“Ｌ
″となっているため、ナントゲート２３の出力は“Ｈ”
に固定されておシ、シたがってプロセッサには割込みは
掛からない。その後、モノステ２２がタイムアツプする
と、そのＱ出力が“Ｈ″レベルなるため、ＦＦ２１のＱ
出力°Ｈ″によってナントゲート２３の出力が”Ｌ″と
なり、割込み信号が発生する。
すなわち、従来の監視方式においては、第１Ｂ図に示さ
れる如く、処理プログラムの実行周期（ｔｏ）を第１Ａ
図の如き監視タイマを用いてハード的に監視し、その周
期が所定時間をオーバすると異常とみなして第１図に示
されるプロセッサ１の割込み端子■Ｎ１を介して割込み
をかけることにより、ソフト的な異常処理を行なわせる
という手法が用いられている（いわゆる、ウオッチドタ
イマ方式と呼ばれるものである。）。具体的には、第１
Ｂ図に示される如く何らかの原因でプログラムの実行周
期が１２の如く長くなると、監視タイマはＴ、の時点で
タイムオーバとなり、これにより端子ＩＮ１を介してプ
ロセッサに割込みがか＼るので、プロセッサは第１Ｃ図
の如きプログラム処理を開始する。すなわち、まずデー
タ情報、ステータス情報等を保存しく■）、しかる後所
定の異常処３− 理を行ないＣ＠）） 、表示等によシ外部へ異常通知し
た後（Ｏ）、所定の停止命令を実行して（＠）、ソフト
的にプロセッサを停止させるようにしている。
れる如く、処理プログラムの実行周期（ｔｏ）を第１Ａ
図の如き監視タイマを用いてハード的に監視し、その周
期が所定時間をオーバすると異常とみなして第１図に示
されるプロセッサ１の割込み端子■Ｎ１を介して割込み
をかけることにより、ソフト的な異常処理を行なわせる
という手法が用いられている（いわゆる、ウオッチドタ
イマ方式と呼ばれるものである。）。具体的には、第１
Ｂ図に示される如く何らかの原因でプログラムの実行周
期が１２の如く長くなると、監視タイマはＴ、の時点で
タイムオーバとなり、これにより端子ＩＮ１を介してプ
ロセッサに割込みがか＼るので、プロセッサは第１Ｃ図
の如きプログラム処理を開始する。すなわち、まずデー
タ情報、ステータス情報等を保存しく■）、しかる後所
定の異常処３− 理を行ないＣ＠）） 、表示等によシ外部へ異常通知し
た後（Ｏ）、所定の停止命令を実行して（＠）、ソフト
的にプロセッサを停止させるようにしている。
つまり、このような方式によると、プログラムの暴走等
により監視タイマでタイムアツプが生じると、上述の如
きソフト的なプロセッサの停止が行なわれることになる
が、その場合にアドレス線やメモリなどにハード的な障
害があると、停止命令の実行が正しく行なわれず、した
がってプロセッサを停止させることができなくなるとい
うおそれがある。そのため、プログラムが暴走し、さら
には障害が他へ波及してしまうという欠点がある。
により監視タイマでタイムアツプが生じると、上述の如
きソフト的なプロセッサの停止が行なわれることになる
が、その場合にアドレス線やメモリなどにハード的な障
害があると、停止命令の実行が正しく行なわれず、した
がってプロセッサを停止させることができなくなるとい
うおそれがある。そのため、プログラムが暴走し、さら
には障害が他へ波及してしまうという欠点がある。
この発明は上記に鑑みてなされたもので、簡単かつ簡易
な手段でハード的な要因にもとづくプログラムの暴走を
抑止しうる安全性の高い監視方式を提供することを目的
とする。
な手段でハード的な要因にもとづくプログラムの暴走を
抑止しうる安全性の高い監視方式を提供することを目的
とする。
上記の目的は、この発明によれば、プログラムの実行周
期を監視するタイマを２個設け、一方のタイマのタイム
アツプ信号を割込み信号として用いて従来と同様にソフ
ト的な異常処理を行ない、４− もう一方のタイマのタイムアツプ信号はプロセッサをハ
ード的に停止させるだめの停止信号として用いてプログ
ラムの実行を完全に抑えることにより達成される。
期を監視するタイマを２個設け、一方のタイマのタイム
アツプ信号を割込み信号として用いて従来と同様にソフ
ト的な異常処理を行ない、４− もう一方のタイマのタイムアツプ信号はプロセッサをハ
ード的に停止させるだめの停止信号として用いてプログ
ラムの実行を完全に抑えることにより達成される。
以下、この発明の実施例を図面を参照して説明する。
第２図はこの発明の実施例を示す概要図、第２Ａ図は第
２図の監視タイマの構成を示す回路図、第２Ｂ図はプロ
グラム実行周期と監視時間との関係を説明する説明図で
ある。
２図の監視タイマの構成を示す回路図、第２Ｂ図はプロ
グラム実行周期と監視時間との関係を説明する説明図で
ある。
第２Ａ図と第１Ａ図とを比較すれば明らかなように、こ
の実施例は監視タイマが２個設けられていること、そし
て一方のタイムアツプ信号は第２図に示される如く端子
ＩＮＩへ、また、もう一方のタイムアツプ信号Ｆｉ喘子
ＩＮ２へ与えられていることが特徴である。この点につ
いて第２Ａ図を参照してもう少し具体的に説明する。同
図において２１〜２３は第１Ａ図と同様であり、したが
ってモノステ２４とナントゲート２５が追加されている
点が第１Ａ図と異なる点である。すなわち、モノステ２
４はモノステ２２と同様な機能を有するものであるが、
コンデンサＣ２および抵抗Ｒ２によって決まるタイマ時
間（ｔ２）がモノステ２２のコンデンサＣ１と抵抗Ｒ１
によって決捷るタイマ時間（ｔ１〕 よりも長＜ （ｔ
ｌ＜ｔ２）なるように設計されるとともに、そのＱ出力
がナントゲート２５を介して第２図の停止入力端子ＩＮ
２に与えられるようになっている。したがって、第１Ａ
図の場合と同様に、タイマリセット入力によりモノステ
２２が起動されると同時にモノステ２４も起動されてタ
イムアツプの監視が行なわれることになる。この場合、
モノステ２４はモノステ２２がタイムアツプした後も所
定時間だけ監視を続け、該モノステ２４がタイムアツプ
した場合にＱから“Ｈ”レベルの信号を出力し、ナント
ゲート２５を介して第２図に示されるプロセッサ１の停
止入力端子ＩＮ２に信号を送出する。なお、プログラム
の実行周期が所定の周期（１０）内であれば、モノステ
２２゜２４がタイムアツプする以前に必ずタイマリセッ
ト入力が与えられるため、Ｑ出力が出されることはない
。つ甘り、第２Ｂ図に示す如く、プログラムが暴走して
その実行周期が所定時間よりも長くなると、まず、０の
時点でモノステ２２の出力が出てプロセッサ１の割込み
端子ＩＮ１に割込み信号が与えられるので、プロセッサ
Ｆｉ所定の割込み処理を行なって、ソフト的にその動作
を停止し、さらに所定時間経過してもタイマリセット入
力が与えられないときは、０の時点でモノステ２４から
停止信号を送出してプロセッサをハード的に停止させ、
そのプログラムの実行を段階的に抑止することができる
。なお、■はタイマの起動時点であり、＠）はそのリセ
ット時点である。
の実施例は監視タイマが２個設けられていること、そし
て一方のタイムアツプ信号は第２図に示される如く端子
ＩＮＩへ、また、もう一方のタイムアツプ信号Ｆｉ喘子
ＩＮ２へ与えられていることが特徴である。この点につ
いて第２Ａ図を参照してもう少し具体的に説明する。同
図において２１〜２３は第１Ａ図と同様であり、したが
ってモノステ２４とナントゲート２５が追加されている
点が第１Ａ図と異なる点である。すなわち、モノステ２
４はモノステ２２と同様な機能を有するものであるが、
コンデンサＣ２および抵抗Ｒ２によって決まるタイマ時
間（ｔ２）がモノステ２２のコンデンサＣ１と抵抗Ｒ１
によって決捷るタイマ時間（ｔ１〕 よりも長＜ （ｔ
ｌ＜ｔ２）なるように設計されるとともに、そのＱ出力
がナントゲート２５を介して第２図の停止入力端子ＩＮ
２に与えられるようになっている。したがって、第１Ａ
図の場合と同様に、タイマリセット入力によりモノステ
２２が起動されると同時にモノステ２４も起動されてタ
イムアツプの監視が行なわれることになる。この場合、
モノステ２４はモノステ２２がタイムアツプした後も所
定時間だけ監視を続け、該モノステ２４がタイムアツプ
した場合にＱから“Ｈ”レベルの信号を出力し、ナント
ゲート２５を介して第２図に示されるプロセッサ１の停
止入力端子ＩＮ２に信号を送出する。なお、プログラム
の実行周期が所定の周期（１０）内であれば、モノステ
２２゜２４がタイムアツプする以前に必ずタイマリセッ
ト入力が与えられるため、Ｑ出力が出されることはない
。つ甘り、第２Ｂ図に示す如く、プログラムが暴走して
その実行周期が所定時間よりも長くなると、まず、０の
時点でモノステ２２の出力が出てプロセッサ１の割込み
端子ＩＮ１に割込み信号が与えられるので、プロセッサ
Ｆｉ所定の割込み処理を行なって、ソフト的にその動作
を停止し、さらに所定時間経過してもタイマリセット入
力が与えられないときは、０の時点でモノステ２４から
停止信号を送出してプロセッサをハード的に停止させ、
そのプログラムの実行を段階的に抑止することができる
。なお、■はタイマの起動時点であり、＠）はそのリセ
ット時点である。
以上のように、この発明によれば、時間監視タイマ（モ
ノステープルマルチバイブレータ）ヲ２個使用し、２段
階で時間監視を行なうという簡単な構成により、ソフト
的な誤りによるプログラムの暴走を抑止することができ
るばかりでなく、アドレス線やメモリの障害の如きハー
ド的な障害による暴走をも確実に抑止することができ、
したがって信頼性を著しく向上し得る利点をもたらすも
のである〇 なお、この発明はプログラムによって所定の処理動作を
行なうシステム一般に適用することができる。
ノステープルマルチバイブレータ）ヲ２個使用し、２段
階で時間監視を行なうという簡単な構成により、ソフト
的な誤りによるプログラムの暴走を抑止することができ
るばかりでなく、アドレス線やメモリの障害の如きハー
ド的な障害による暴走をも確実に抑止することができ、
したがって信頼性を著しく向上し得る利点をもたらすも
のである〇 なお、この発明はプログラムによって所定の処理動作を
行なうシステム一般に適用することができる。
第１図はプログラム実行周期監視方式の従来例を示す概
要図、第１Ａ図は第１図の監視タイマの具体例を示す回
路図、第１Ｂ図はプログラム実行周期とタイマ監視時間
との関係を説明する説明図、第１Ｃ図は異常発生時の処
理動作を説明するためのフローチャート、第２図はこの
発明の実施例を示す概要図、第２Ａ図は第２図の監視タ
イマの実施例を示す回路図、第２Ｂ図はプログラム実行
周期と監視時間との関係を説明する説明図である。 符号説明 ｌ・・・プロセッサ、２．２’・・・監視タイマ、２１
・・・ＪＫフリップフロップ、２２．２４・・・単安定
マルチバイブレータ、２３．２５・・・ナントゲート、
Ｃ１゜Ｃ２・・・コンデンサ、Ｒ１１Ｒ？・・・抵抗、
ＩＮｌ・・・割込み入力端子、ＩＮ２・・・停止信号入
力端子１１Ｂ 第１Ａ図 第１Ｂ囚 ＩＥｔｃ図 第２ＷＡ 第２Ａ図 ＰＯ
要図、第１Ａ図は第１図の監視タイマの具体例を示す回
路図、第１Ｂ図はプログラム実行周期とタイマ監視時間
との関係を説明する説明図、第１Ｃ図は異常発生時の処
理動作を説明するためのフローチャート、第２図はこの
発明の実施例を示す概要図、第２Ａ図は第２図の監視タ
イマの実施例を示す回路図、第２Ｂ図はプログラム実行
周期と監視時間との関係を説明する説明図である。 符号説明 ｌ・・・プロセッサ、２．２’・・・監視タイマ、２１
・・・ＪＫフリップフロップ、２２．２４・・・単安定
マルチバイブレータ、２３．２５・・・ナントゲート、
Ｃ１゜Ｃ２・・・コンデンサ、Ｒ１１Ｒ？・・・抵抗、
ＩＮｌ・・・割込み入力端子、ＩＮ２・・・停止信号入
力端子１１Ｂ 第１Ａ図 第１Ｂ囚 ＩＥｔｃ図 第２ＷＡ 第２Ａ図 ＰＯ
Claims (1)
- 所定の演算処理を行なうプロセッサによって実行される
プログラムの実行周期を監視し、該実行周期が所定の時
限を越えたとき該プロセッサに割込み信号を発して所定
の停止命令の実行を含む異常処理動作を行なわせるため
のプロセッサの動作監視方式において、上記時限よりも
長い第２の時限を監視する時限監視手段を設け、前記プ
ログラム実行周期が該第２の時限を越えたときは、該時
限監視手段から前記プロセッサに停止信号を発してその
動作を停止させることを特徴とするプロセッサの動作監
視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022822A JPS59148961A (ja) | 1983-02-16 | 1983-02-16 | プロセツサの動作監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022822A JPS59148961A (ja) | 1983-02-16 | 1983-02-16 | プロセツサの動作監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148961A true JPS59148961A (ja) | 1984-08-25 |
Family
ID=12093379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022822A Pending JPS59148961A (ja) | 1983-02-16 | 1983-02-16 | プロセツサの動作監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455654A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Works Ltd | Controller |
| JPH04260942A (ja) * | 1991-01-21 | 1992-09-16 | Mitsubishi Electric Corp | ウォッチドッグタイマ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415629A (en) * | 1977-07-06 | 1979-02-05 | Mitsubishi Electric Corp | Monitoring method for computer |
-
1983
- 1983-02-16 JP JP58022822A patent/JPS59148961A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415629A (en) * | 1977-07-06 | 1979-02-05 | Mitsubishi Electric Corp | Monitoring method for computer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455654A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Works Ltd | Controller |
| JPH04260942A (ja) * | 1991-01-21 | 1992-09-16 | Mitsubishi Electric Corp | ウォッチドッグタイマ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59148961A (ja) | プロセツサの動作監視方式 | |
| JP2009053752A (ja) | ウォッチドッグ処理方法および異常検出回路 | |
| JPS63191245A (ja) | 暴走装置の復帰制御方式 | |
| JPS6363935B2 (ja) | ||
| JPH0375882B2 (ja) | ||
| JPS63255742A (ja) | デ−タ処理装置 | |
| JPH0612294A (ja) | 監視装置 | |
| JPS61224056A (ja) | チヤネル障害検出処理方式 | |
| JPS60243751A (ja) | コンピユ−タにおける不正割り込み監視回路 | |
| JPS60164852A (ja) | プログラム暴走監視方式 | |
| JPH04195437A (ja) | プログラム暴走監視装置 | |
| JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
| JPS62172569A (ja) | ハ−ドデイスクコントロ−ル回路 | |
| JPS5835291B2 (ja) | マイクロプロセッサの暴走に対する自動リセット装置 | |
| JP4083954B2 (ja) | 異常監視装置及び異常監視方法 | |
| JPH01124035A (ja) | 出力データ制御装置 | |
| JPS63280345A (ja) | プログラム異常検出方法 | |
| JPH01154258A (ja) | ウォッチドッグタイマによる誤動作検出装置 | |
| JPS6298435A (ja) | コンピユ−タの異常検出方法 | |
| JPS608954A (ja) | コンピユ−タプログラムのハングアツプ検出方法 | |
| JPS61145617A (ja) | 電源切断回路 | |
| JPS63191246A (ja) | 処理進行制御方式 | |
| JPS6341094B2 (ja) | ||
| JPS61145650A (ja) | 情報処理装置の試験方式 | |
| JPH0612293A (ja) | マイクロコンピュータの暴走防止方法 |