JPS5835291B2 - マイクロプロセッサの暴走に対する自動リセット装置 - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプロセッサの暴走に対する自動リセッ
ト装置、特にマイクロプロセッサに外部から予め定めら
れた周期の割込みをかけて、該別込みにもとづいて予め
定められた命令が実行される周期性を監視し、異常があ
った場合にマイクロプロセッサを自動的にリセットする
装置に関するものである。

マイクロプロセッサの暴走を監視するための従来のこの
種の処理装置においては、ある処理を行なうプログラム
中の要所、要所にプログラムが暴走したり、空転してい
る状態を監視する命令を挿入しておいて実際に該プログ
ラムが実行された際にマイクロプロセッサのアドレスカ
ウンタ（プログラムカウンタ）により処理動作を行ない
ながら、上記命令を呼出して解読し、所定の順序にした
がってプログラムが正しく実行されているかどうかを検
出するようにしている。

すなわち、プログラムの進行状況を監視する上記命令が
適正な時点で正しく検出されるかどうか、そしてその命
令の通過する時点が正しく実行されているかどうかを監
視するというものであった。

したがって、上記監視命令が予め定められた時点で通過
し解読されなければプログラムが暴走あるいは空転して
いるかどうかが判明する。

しかしながら、これらの従来技術による監視方式におい
ては、処理プログラム中に上記監視命令を挿入しなけれ
ばならなかった。

このため、プログラム作成の際に余分な配慮を必要とし
、かつ作威すべきプログラムを複雑にしていた。

また処理すべきプログラムの変更に伴なって、上記監視
命令を変更しなければならなかった。

本発明は上記の問題を解決することを目的としており、
本発明のマイクロプロセッサの暴走に対する自動リセッ
ト装置は、割込み機能を備えたマイクロプロセッサにお
いて、割込みルーチンに特定のアドレスを指定する命令
を挿入すると共に、予め定めた周期で与えられる割込み
信号によって、前記割込みルーチンを実行するよう構成
され、かつ前記命令が実行される周期の下限と、周期の
上限とを再トリガ可能な第１の単安定回路と、第２の再
トリガ可能な単安定回路との縦続接続回路によって監視
し、前記命令が実行される周期が許容範囲を逸脱した場
合に該縦続接続回路の出力にしたがって前記マイクロプ
ロセッサをリセットスることを特徴としている。

以下、本発明による実施例を図面を参照して説明する。

第１図は、本発明のマイクロプロセッサの暴走を防止す
る自動リセット装置の実施例、第２図は第１図の装置の
割込み動作を説明するプログラムの流れ図、第３図ａ、
ｂ、ｃ図は第１図に示される再トリガ可能単安定マルチ
バイブレークの動作波形図をそれぞれ示す。

第１図において、１はマイクロプロセッサ、２はランダ
ムアクセスメモリ（ＲＡＭ）、３はり一ドオンリメモリ
（ＲＯＭ）、４は入出力ポート、５はアドレス解読部（
アドレスデコーダ）、６は第１の再トリガ可能単安定マ
ルチバイブレーク（以下これを単に第１のマルチと称す
る）、１は第２の再トリガ可能単安定マルチバイブレー
タ（以下、これを第２のマルチと称する）、８は第３の
再トリガ可能単安定マルチバイブレータ（以下、これを
第３のマルチと称する）を示す。

Ｒ１０，。Ｒ２０２−Ｒａｇ３は第１のマルチ６、第２
のマルチ７、第３のマルチ８の出力パルスの幅をそれぞ
れ決める抵抗およびキャパシタを示す。

また抵抗Ｒ４ｓキャパシタＣ４の組合わせは電源投入時
のマイクロプロセッサのリセット動作時間を調整するも
のである。

マイクロプロセッサ１はプログラムの実行を所定の順序
で行なうアドレスカウンタ（プログラムカウンタ）ＡＤ
を備え、ＲＯＭ３に内蔵されたプログラムを読出して所
定の演算を行なったり、マイクロプロセッサ１とＲＡＭ
２や入出力ポート４との間のデータおよび／またはアド
レス信号の転送を行なっている。

その際にアドレス解読部５により解読したアドレス信号
にしたがって各チップセレクトが行なわれる。

本発明においては、マイクロプロセッサ１の処理動作が
正しく行なわれているかどうかを監視するために、ある
周期のパルスを外部割込み信号としてマイクロプロセッ
サの割込み入力端子へ与える。

割込みルーチンには、データ処理には使用されていない
所定アドレスをアドレス・カウンタＡＤにセットする命
令を用意しておいて、マイクロプロセッサ１が正常に動
作している場合には、アドレス解読部５から上記命令が
実行されることに対応して一定周期のパルスが出力され
るようになっている。

第１．ｉ２．ｉ３のマルチ６．１゜８はその出力パルス
の周期性を監視し、その出力パルスの周期がある許容範
囲から逸脱した場合にマイクロプロセッサ１ヘア・ンド
ゲート９を介してリセット信号を与え、プロセッサ１を
自動的にリセットしようとするものである。

以下、本発明の装置の動作を詳細に説明する。

マイクロプロセッサ１が正常に作動している時には、外
部割込み信号が入力されると実行中のプログラムは一時
中断されて第２図に示す割込みルーチンに入り、割込み
プログラムを実行しはじめる。

そして割込みプログラム中に用意されである前記特定の
命令を実行し、前記特定のアドレスをマイクロプロセッ
サ１内のアドレスカウンタＡＤにセットし、アドレス解
読部５において解読を行なう。

解読部５は種々のチップセレクトを解読した信号にした
がって行なうが、上記命令が正常に実行された場合には
、Ｓ４端子から外部割込み信号に同期した周期パルス（
監視パルス）が第１のマルチ６の入力■１へ与えられる
。

第３図ａに示す入力信号Ａは上記監視パルスであり、第
１のマルチ６は入力信号Ａの立下りで起動する。

第１のマルチの出力信号Ｂは第２のマルチγの入力とし
てその入力端子■２へ与えられる。

この第２のマルチ１も信号Ｂの立下りで作動する。

第３図ａにおいて、監視すべきパルスが正常な場合の周
期をＴ１とする。

上記監視パルスを受けて起動する第１のマルチ６の出力
パルス巾をＴ１−αとし、第２のマルチＴの出力パルス
巾をＴ１＋βになるように設定しておく。

すなわち、監視すべき入力信号Ａの周期Ｔ１が変化する
際の許容値α、βを第１および第２のマルチ６．７で定
めているわけである。

さて、このようにして人力信号Ａの周期Ｔが変化する場
合の可能性を考えると次の３通りに分けられる。

上記１）の場合は、人力信号Ａの周期が多少変動しても
入力パルスがＴ１−α＜Ｔ＜Ｔ、十βの許容範囲にあれ
ば正常であると見なすものである。

したがって、この場合には、第３図ａ図示の如く、第１
のマルチ６は周期Ｔ１でパルス巾Ｔ１−αなる出力パル
スを第２のマルチＴの入力端子■２へ入力信号Ｂとして
与える。

第２のマルチ７の出力パルス巾はＴ１＋βとなるように
設定されているので、入力信号Ｂの波形の立下りで第２
のマルチ１がトリガされても、その出力はすてにＨ（高
）レベル状態にあるので再トリがされても出力状態は変
らず、Ｈレベルのままとなる。

次に、上記ｉ１）の場合、すなわち入力信号Ａが下限値
Ｔ１−αより小さい場合には、第１のマルチ６はその出
力パルス巾Ｔ１−α以内に再トリガされるので第１のマ
ルチ６の出力はＨレベル状態を保持する。

したがって第３図すに示すように、第２のマルチ７には
トリガ入力が与えられないのでトリガされず、その出力
はＨレベルからＬ（低）レベルにその状態を変化する。

上記１１１）の場合、すなわち入力信号Ａが上限値Ｔ１
＋βを超えてしまう場合には、第１のマルチ６の出力信
号即ち第２のマルチ７への入力となる信号Ｂの立下りで
第２のマルチγがトリガされるが、入力信号Ａの周期が
Ｔ１＋βを超えると、第３図Ｃに示すように、第２のマ
ルチ７の出力信号は、再トリガ入力がないため、Ｈレベ
ルからＬレベルに落ちてしまう。

したがって、上記の点から判るように、入力信号Ａの周
期Ｔの変化が予め定められた許容範囲、Ｔ１−α＜Ｔ＜
Ｔ１＋β内にあれば第２のマルチＴの出力信号はＨレベ
ルの状態を維持しているが、上記範囲から逸脱してＴく
Ｔ１−αになったり、Ｔ〉Ｔ１＋βになったりすると、
いずれも第２のマルチの出力はＬレベルに落ちてしまう
ので入力信号Ａのパルス周期の異常が監視できる。

したがって、この第２のマルチ１の出力を第３のマルチ
の入力端子Ｉ３へ与えておけば、マイクロプロセッサが
正常に動作している場合には第３のマルチ８の入力端子
■３には・ｌ ＩＩが与えられその出力は・１？ツとな
る。

しかしながら、マイクロプロセッサ１が何らかの原因に
より暴走、あるいは空転を生じるような異常状態になる
と、プロセッサ１は外部割込みに対して正常に作動しな
くなるので、第１のマルチ６への人力信号の周期が許容
範囲を超えて乱れてしまい第２のマルチＴの出力が・Ｏ
ｎに変化する。

したがって、第３のマルチがトリガされその出力は一〇
・となり、これがアンドゲート９の一方の入力へ与えら
れる。

アンドゲート９の他方の入力には抵抗Ｒ４およびキャパ
シタＣ４からなる積分回路が接続されているので、電源
投入後所要時間を経過した定常状態では、積分回路の出
力は論理「１」にあり、アンドゲート９の出力はＯとな
り、これがマイクロプロセッサ１に対してのリセット信
号として供給され、マイクロプロセッサが自動的にリセ
ットされる。

また、本発明においては定常状態におけるマイクロプロ
セッサの暴走監視のみならず、電源投入時にマイクロプ
ロセッサ１を自動的にリセットする作用も行なわせてい
る。

すなわち、積分回路を構成しているキャパシタ０４のチ
ャージを利用して、第３のマルチ８の出力がマイクロプ
ロセッサ１が正常に動作していることを示す出力・１・
をアンドゲートに与えていたとしても、０４Ｒ４の時定
数で定められる期間アンドゲート９が論理「０」を出力
し、強制的にマイクロプロセッサ１をリセット状態にす
る。

以上述べたように本発明においては監視しようとする入
力パルスがある許容範囲を超えて変動した場合に、再ト
リガ可能な単安定マルチバイブレークを利用してその変
動を検出してマイクロプロセッサの暴走を監視、検出し
てマイクロプロセッサを自動的にリセットしている。

また本発明においては、マイクロプロセッサおよび関連
装置について電源投入時に処理開始の際に誤りにつなが
る内部状態を回避するために、上記電源投入時にマイク
ロプロセッサを強制的に自動リセットを行なって誤りの
拡大を未然に防止している。

したがって、マイクロプロセッサを自動的にリセットで
きることから、これを常時、保守者のいない通信装置な
どに応用した場合に非常に有用である。

なお、本発明の装置は数個の集積回路、抵抗、キャパシ
タで構成できるので経済的かつ信頼性も高い。

【図面の簡単な説明】

第１図は、本発明によるマイクロプロセッサの暴走を防
止する自動リセット装置の実施例、第２図は、第１図の
装置の割込み動作を説明するプログラムの流れ図、第３
ａ、ｂ、ｃ閤は、第１図の再トリガ可能単安定マルチバ
イブレークの動作波形図をそれぞれ示す。 １・・・・・・マイクロプロセッサ、２・・・・・・ラ
ンダムアクセスメモリ、３・・・・・リードオンリメモ
リ、４・・・・・・入出力ポート、５・・・・・・アド
レス解読部、６・・・・・・第１の再トリガ可能単安定
マルチバイブレーク、１・・・・・・第２の再トリガ可
能単安定マルチ、８・・・・・・第３の再トリガ可能単
安定マルチ、９・・・・・・アンドゲート。

Claims (1)

1. 【特許請求の範囲】 １ 割込み機能を備え、一定の周期で割込みがかけられ
   るマイクロプロセッサにおいて、割込みルーチンに特定
   のアドレスを指定する命令を挿入すると共に、予め定め
   た周期で与えられる外部割込み信号によって、前記割込
   みルーチンを実行するよう構成され、かつ前記命令が実
   行される周期の下限と、周期の上限とを再トリガ可能な
   第１の単安定回路と、第２の再トリガ可能な単安定回路
   との縦続接続回路によって監視し、前記命令が実行され
   る周期が許容範囲を逸脱した場合に該縦続接続回路の出
   力にしたがって前記マイクロプロセッサをリセットする
   ことを特徴とするマイクロプロセッサの暴走に対する自
   動リセット装置。 ２ 上記縦続接続回路は、前記第２の単安定回路の出力
   により内部状態が決定される第３の単安定回路を含み、
   かつ電源投入時に前記マイクロプロセッサにリセット信
   号を与える積分回路をもうけられており、前記第３の単
   安定回路の出力および前記積分回路の出力にしたがって
   開閉するゲート回路の出力によって、前記マイクロプロ
   セッサをリセットするよう構成されることを特徴とする
   特許請求の範囲第１項記載のマイクロプロセッサの暴走
   に対する自動リセット装置。