JPH0559452B2 - - Google Patents
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- JPH0559452B2 JPH0559452B2 JP63022126A JP2212688A JPH0559452B2 JP H0559452 B2 JPH0559452 B2 JP H0559452B2 JP 63022126 A JP63022126 A JP 63022126A JP 2212688 A JP2212688 A JP 2212688A JP H0559452 B2 JPH0559452 B2 JP H0559452B2
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- cpu
- circuit
- reset signal
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- 230000005856 abnormality Effects 0.000 claims description 16
- 238000012544 monitoring process Methods 0.000 claims description 16
- 230000002950 deficient Effects 0.000 claims description 13
- 230000002265 prevention Effects 0.000 claims description 6
- 239000013256 coordination polymer Substances 0.000 description 13
- 230000007547 defect Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
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Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はCPUの暴走防止回路に関し、特に
CPUの不良判定を改善する技術に関する。
CPUの不良判定を改善する技術に関する。
〈従来の技術〉
従来、例えば自動車用エンジン等の各種制御装
置にマイクロコンピユータを用いる場合には、安
全対策としてCPUの暴走を防止する回路が設け
られている。
置にマイクロコンピユータを用いる場合には、安
全対策としてCPUの暴走を防止する回路が設け
られている。
この暴走防止回路は、CPUからのプログラム
ラン信号に基づいてCPUの異常を検出し、異常
検出時にCPUに対してリセツト信号（システム
リセツト信号）を出力するようにしている（特開
昭61−86847号公報等参照）。
ラン信号に基づいてCPUの異常を検出し、異常
検出時にCPUに対してリセツト信号（システム
リセツト信号）を出力するようにしている（特開
昭61−86847号公報等参照）。
更に、マイクロコンピユータを正常動作させる
ためには、所定の電源電圧を印加する必要があ
り、印加電圧がこの所定の電源電圧を下回るよう
になるとCPUが暴走してしまうため、電源電圧
低下の際にもCPUへシステムリセツト信号を出
力してCPUの暴走を防止するようにしている
（特開昭61−42001号公報等参照）。
ためには、所定の電源電圧を印加する必要があ
り、印加電圧がこの所定の電源電圧を下回るよう
になるとCPUが暴走してしまうため、電源電圧
低下の際にもCPUへシステムリセツト信号を出
力してCPUの暴走を防止するようにしている
（特開昭61−42001号公報等参照）。
即ち、プログラムラン信号に基づくCPUの異
常検出時、又は、電源電圧の低下時には、CPU
に対してリセツト信号を出力して、CPUの暴走
を防止するようにしており、このCPUに対する
リセツト信号（システムリセツト信号）の単位時
間内における出力数が所定値以上となつたときに
は、CPUの不良を判定するようにしていた。
常検出時、又は、電源電圧の低下時には、CPU
に対してリセツト信号を出力して、CPUの暴走
を防止するようにしており、このCPUに対する
リセツト信号（システムリセツト信号）の単位時
間内における出力数が所定値以上となつたときに
は、CPUの不良を判定するようにしていた。
〈発明が解決しようとする課題〉
しかしながら、上記のようなプログラムラン信
号に基づくリセツト信号出力と電源電圧の低下に
基づくリセツト信号出力とを組み合わせて用いる
ようにした場合、CPUへのリセツト信号の出力
回数によつてCPUの不良を判定するものである
から、例えば自動車用エンジンの制御装置として
使用したときに、第３図に示すように、電力消費
量の大きい始動時におけるバツテリ電圧の低下時
には、頻繁にCPUに対してシステムリセツト信
号が出力されるために、かかる始動時のバツテリ
電圧低下によつて実際には正常であつてもCPU
の不良判定がなされることがあつた。
号に基づくリセツト信号出力と電源電圧の低下に
基づくリセツト信号出力とを組み合わせて用いる
ようにした場合、CPUへのリセツト信号の出力
回数によつてCPUの不良を判定するものである
から、例えば自動車用エンジンの制御装置として
使用したときに、第３図に示すように、電力消費
量の大きい始動時におけるバツテリ電圧の低下時
には、頻繁にCPUに対してシステムリセツト信
号が出力されるために、かかる始動時のバツテリ
電圧低下によつて実際には正常であつてもCPU
の不良判定がなされることがあつた。
本発明は上記問題点に鑑みなされたものであ
り、電源電圧の低下に基づくCPUへのリセツト
信号の出力によつてCPUの不良判定がなされな
いようにして、CPU不良の誤判定を防止できる
ようにすることを目的とする。
り、電源電圧の低下に基づくCPUへのリセツト
信号の出力によつてCPUの不良判定がなされな
いようにして、CPU不良の誤判定を防止できる
ようにすることを目的とする。
〈課題を解決するための手段〉
そのため、本発明では、CPUの異常を検出し
異常時にリセツト信号を出力するCPU監視回路
と、CPUの電源電圧と基準電圧とを比較し電源
電圧が基準電圧よりも低下したときにリセツト信
号を出力する電源電圧監視回路と、前記CPU監
視回路又は電源電圧監視回路からリセツト信号が
出力されたときにCPUに対してシステムリセツ
ト信号を出力するシステムリセツト回路と、該シ
ステムリセツト回路から出力されたシステムリセ
ツト信号をカウントし、単位時間内におけるカウ
ント数が所定値以上であるときにCPUの不良判
定をするCPU不良判定回路と、前記電源電圧監
視回路からリセツト信号が出力されているときに
前記CPU不良判定回路によるシステムリセツト
信号のカウントを禁止するシステムリセツト信号
カウント禁止回路と、を含んでCPUの暴走防止
回路を構成するようにした。
異常時にリセツト信号を出力するCPU監視回路
と、CPUの電源電圧と基準電圧とを比較し電源
電圧が基準電圧よりも低下したときにリセツト信
号を出力する電源電圧監視回路と、前記CPU監
視回路又は電源電圧監視回路からリセツト信号が
出力されたときにCPUに対してシステムリセツ
ト信号を出力するシステムリセツト回路と、該シ
ステムリセツト回路から出力されたシステムリセ
ツト信号をカウントし、単位時間内におけるカウ
ント数が所定値以上であるときにCPUの不良判
定をするCPU不良判定回路と、前記電源電圧監
視回路からリセツト信号が出力されているときに
前記CPU不良判定回路によるシステムリセツト
信号のカウントを禁止するシステムリセツト信号
カウント禁止回路と、を含んでCPUの暴走防止
回路を構成するようにした。
〈作用〉
かかる構成において、CPU監視回路又は電源
電圧監視回路からリセツト信号が出力されると、
システムリセツト回路はCPUに対してシステム
リセツト信号を出力してCPUをリセツトする。
電圧監視回路からリセツト信号が出力されると、
システムリセツト回路はCPUに対してシステム
リセツト信号を出力してCPUをリセツトする。
一方、CPU不良判定回路は、システムリセツ
ト回路からCPUに対するシステムリセツト信号
の出力回数をカウントし、単位時間内におけるこ
のカウント数が所定以上であるときにはCPUの
不良を判定するが、電源電圧監視回路からリセツ
ト信号が出力されているときには、上記システム
リセツト信号のカウントがシステムリセツト信号
カウント禁止回路によつて禁止される。
ト回路からCPUに対するシステムリセツト信号
の出力回数をカウントし、単位時間内におけるこ
のカウント数が所定以上であるときにはCPUの
不良を判定するが、電源電圧監視回路からリセツ
ト信号が出力されているときには、上記システム
リセツト信号のカウントがシステムリセツト信号
カウント禁止回路によつて禁止される。
従つて、CPU監視回路又は電源電圧監視回路
からリセツト信号が出力されれば、CPUに対し
てシステムリセツト信号が出力されるものの、電
源電圧低下時にはCPUの不良判定がなされるこ
とがない。
からリセツト信号が出力されれば、CPUに対し
てシステムリセツト信号が出力されるものの、電
源電圧低下時にはCPUの不良判定がなされるこ
とがない。
〈実施例〉
以下に本発明の一実施例を図面に基づいて説明
する。
する。
第１図に示す回路において、CPU１には電源
電圧Vccが印加されていると共に、かかるCPU１
からのプログラム−ラン信号（Ｐ−RUN信号）
がCPU監視回路としてのCPU異常検出回路２に
入力されるようになつている。
電圧Vccが印加されていると共に、かかるCPU１
からのプログラム−ラン信号（Ｐ−RUN信号）
がCPU監視回路としてのCPU異常検出回路２に
入力されるようになつている。
CPU異常検出回路２は、内設したウオツチド
ツクタイマに前記Ｐ−RUN信号を入力してCPU
１の異常を検出するものであり、CPU１が正常
であるときにはハイレベル信号をAND回路３の
入力端子の一方に出力し、CPU１の異常を検出
するとローレベル信号（リセツト信号）を出力す
る。
ツクタイマに前記Ｐ−RUN信号を入力してCPU
１の異常を検出するものであり、CPU１が正常
であるときにはハイレベル信号をAND回路３の
入力端子の一方に出力し、CPU１の異常を検出
するとローレベル信号（リセツト信号）を出力す
る。
一方、電源電圧Vccを分圧抵抗R1，R2によつて
分圧してコンパレータCPの一方の入力端子に出
力してあり、コンパレータCPの他方の入力端子
には電池Ｅによる基準電圧Vrefが入力されてい
る。コンパレータCPは、電源電圧Vccの分圧抵抗
R1，R2による分圧と基準電圧Vrefとを比較し、
第２図に示すように、電源電圧Vccの分圧が基準
電圧Vrefを上回つている電源電圧Vccの正常時に
はハイレベル信号を出力するが、電源電圧Vccが
低下してその分圧が基準電圧Vrefを下回ると、
ローレベル信号（リセツト信号）を出力し、本実
施例において電源電圧監視回路とは上記分圧抵抗
R1，R2、電池Ｅ、コンパレータCPによつて構成
される。
分圧してコンパレータCPの一方の入力端子に出
力してあり、コンパレータCPの他方の入力端子
には電池Ｅによる基準電圧Vrefが入力されてい
る。コンパレータCPは、電源電圧Vccの分圧抵抗
R1，R2による分圧と基準電圧Vrefとを比較し、
第２図に示すように、電源電圧Vccの分圧が基準
電圧Vrefを上回つている電源電圧Vccの正常時に
はハイレベル信号を出力するが、電源電圧Vccが
低下してその分圧が基準電圧Vrefを下回ると、
ローレベル信号（リセツト信号）を出力し、本実
施例において電源電圧監視回路とは上記分圧抵抗
R1，R2、電池Ｅ、コンパレータCPによつて構成
される。
このコンパレータCPからの出力信号
は、デイレー回路４を介してAND回路３に入力
される。従つて、AND回路３には、CPU異常検
出回路２からの信号と、デイレー回路４を介しコ
ンパレータCPからの出力信号とが入力さ
れるようになつており、AND回路３は２つの入
力信号が共にハイレベルであるとき、即ち、電源
電圧Vccが正常でかつCPU異常検出回路２により
CPU１の異常が検出されていないときにのみハ
イレベル信号を出力し、どちらかの信号がローレ
ベルであるか又は両方の信号がローレベルである
ときには、ローレベル信号（システムリセツト信
号）をCPU１に出力する。
は、デイレー回路４を介してAND回路３に入力
される。従つて、AND回路３には、CPU異常検
出回路２からの信号と、デイレー回路４を介しコ
ンパレータCPからの出力信号とが入力さ
れるようになつており、AND回路３は２つの入
力信号が共にハイレベルであるとき、即ち、電源
電圧Vccが正常でかつCPU異常検出回路２により
CPU１の異常が検出されていないときにのみハ
イレベル信号を出力し、どちらかの信号がローレ
ベルであるか又は両方の信号がローレベルである
ときには、ローレベル信号（システムリセツト信
号）をCPU１に出力する。
即ち、CPU異常検出回路２でCPU１の異常が
検出されるか、電源電圧Vccの低下が検出される
と、AND回路３は第２図に示すようにローレベ
ル信号をCPU１に出力し、CPU１はかかるロー
レベル信号をシステムリセツト信号としてリセツ
トされるものであり、AND回路３がシステムリ
セツト回路に相当する。
検出されるか、電源電圧Vccの低下が検出される
と、AND回路３は第２図に示すようにローレベ
ル信号をCPU１に出力し、CPU１はかかるロー
レベル信号をシステムリセツト信号としてリセツ
トされるものであり、AND回路３がシステムリ
セツト回路に相当する。
また、AND回路３の出力信号は、CPU１に出
力される一方NOT回路５にも入力されるように
してあり、このNOT回路５によりAND回路３か
らの信号が反転され、AND回路３からシステム
リセツト信号としてのローレベル信号が出力され
ているときには、このローレベル信号がハイレベ
ル信号に判定されてNOT回路５から出力され、
このハイレベル信号に反転されたシステムリセツ
ト信号が、カウンタ６によつてカウントされる。
力される一方NOT回路５にも入力されるように
してあり、このNOT回路５によりAND回路３か
らの信号が反転され、AND回路３からシステム
リセツト信号としてのローレベル信号が出力され
ているときには、このローレベル信号がハイレベ
ル信号に判定されてNOT回路５から出力され、
このハイレベル信号に反転されたシステムリセツ
ト信号が、カウンタ６によつてカウントされる。
カウンタ６は、クリア回路７によりゼロリセツ
トされる周期間におけるハイレベル信号（システ
ムリセツト信号）をカウントして、カウント数が
所定数以上になるとCPU１の不良を判定して不
良判定信号を出力する。従つて、カウンタ６及び
クリア回路７によつてCPU不良判定回路が構成
される。
トされる周期間におけるハイレベル信号（システ
ムリセツト信号）をカウントして、カウント数が
所定数以上になるとCPU１の不良を判定して不
良判定信号を出力する。従つて、カウンタ６及び
クリア回路７によつてCPU不良判定回路が構成
される。
ここで、前記NOT回路５は、コンパレータCP
からの出力信号がハイレベルのとき（電
源電圧Vccが正常のとき）にのみ作動されるよう
にしてあり、コンパレータCPからの出力信号
HALTがローレベルである電源電圧Vccの低下時
にはその作動が停止されるようにしてある。
からの出力信号がハイレベルのとき（電
源電圧Vccが正常のとき）にのみ作動されるよう
にしてあり、コンパレータCPからの出力信号
HALTがローレベルである電源電圧Vccの低下時
にはその作動が停止されるようにしてある。
このため、コンパレータCPにより電源電圧Vcc
の低下が検出されてAND回路３からシステムリ
セツト信号がCPU１に対して出力されている状
態では、システムリセツト信号のカウントが停止
され、CPU１の不良判定が電源電圧Vccの低下に
基づいてなされることが回避され、例えばCPU
１が自動車用エンジンの制御装置に用いられるも
のであつた場合には、エンジン始動時における電
源電圧Vccの低下によつてCPU１が不良と判定さ
れることを防止できる。このように、本実施例に
おいては、コンパレータCPとNOT回路５とによ
りシステムリセツト信号カウント禁止回路が構成
されている。
の低下が検出されてAND回路３からシステムリ
セツト信号がCPU１に対して出力されている状
態では、システムリセツト信号のカウントが停止
され、CPU１の不良判定が電源電圧Vccの低下に
基づいてなされることが回避され、例えばCPU
１が自動車用エンジンの制御装置に用いられるも
のであつた場合には、エンジン始動時における電
源電圧Vccの低下によつてCPU１が不良と判定さ
れることを防止できる。このように、本実施例に
おいては、コンパレータCPとNOT回路５とによ
りシステムリセツト信号カウント禁止回路が構成
されている。
尚、コンパレータCPからの出力信号
を、デイレー回路４を介してAND回路３に出力
させるようにしてあるのは、コンパレータCPか
らの出力信号に基づいてNOT回路５を確
実に作動制御した状態で、AND回路３から出力
をNOT回路５で処理させて、電源電圧Vccの低下
時におけるシステムリセツト信号のカウントが確
実に回避できるようにするためである。
を、デイレー回路４を介してAND回路３に出力
させるようにしてあるのは、コンパレータCPか
らの出力信号に基づいてNOT回路５を確
実に作動制御した状態で、AND回路３から出力
をNOT回路５で処理させて、電源電圧Vccの低下
時におけるシステムリセツト信号のカウントが確
実に回避できるようにするためである。
〈発明の効果〉
以上説明したように、本発明によると、電源電
圧の低下によつてCPUにシステムリセツト信号
を出力しているときには、システムリセツト信号
のカウントを禁止し、該カウント数に基づく
CPUの不良判定を回避するようにしたので、例
えば自動車用エンジンの制御装置におけるCPU
で、エンジン始動に伴う電源電圧の低下によつて
システムリセツトされる状態でも、CPUが不良
であると誤判定されることを防止できるという効
果がある。
圧の低下によつてCPUにシステムリセツト信号
を出力しているときには、システムリセツト信号
のカウントを禁止し、該カウント数に基づく
CPUの不良判定を回避するようにしたので、例
えば自動車用エンジンの制御装置におけるCPU
で、エンジン始動に伴う電源電圧の低下によつて
システムリセツトされる状態でも、CPUが不良
であると誤判定されることを防止できるという効
果がある。
第１図は本発明の一実施例を示す回路図、第２
図は第１図の回路における信号特性を示すタイム
チヤート、第３図は従来の暴走防止回路における
問題点を説明するためのタイムチヤートである。 １……CPU、２……CPU異常検出回路、３…
…AND回路、４……デイレー回路、５……NOT
回路、６……カウンタ、７……クリア回路、CP
……コンパレータ、R1，R2……抵抗、Ｅ……電
池。
図は第１図の回路における信号特性を示すタイム
チヤート、第３図は従来の暴走防止回路における
問題点を説明するためのタイムチヤートである。 １……CPU、２……CPU異常検出回路、３…
…AND回路、４……デイレー回路、５……NOT
回路、６……カウンタ、７……クリア回路、CP
……コンパレータ、R1，R2……抵抗、Ｅ……電
池。
Claims (1)
- １ CPUの異常を検出し異常時にリセツト信号
を出力するCPU監視回路と、CPUの電源電圧と
基準電圧とを比較し電源電圧が基準電圧よりも低
下したときにリセツト信号を出力する電源電圧監
視回路と、前記CPU監視回路又は電源電圧監視
回路からリセツト信号が出力されたときにCPU
に対してシステムリセツト信号を出力するシステ
ムリセツト回路と、該システムリセツト回路から
出力されたシステムリセツト信号をカウントし、
単位時間内におけるカウント数が所定値以上であ
るときにCPUの不良判定をするCPU不良判定回
路と、前記電源電圧監視回路からリセツト信号が
出力されているときに前記CPU不良判定回路に
よるシステムリセツト信号のカウントを禁止する
システムリセツト信号カウント禁止回路と、を含
んで構成されたことを特徴とするCPUの暴走防
止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022126A JPH01197848A (ja) | 1988-02-03 | 1988-02-03 | Ｃｐｕの暴走防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022126A JPH01197848A (ja) | 1988-02-03 | 1988-02-03 | Ｃｐｕの暴走防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197848A JPH01197848A (ja) | 1989-08-09 |
| JPH0559452B2 true JPH0559452B2 (ja) | 1993-08-31 |
Family
ID=12074191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022126A Granted JPH01197848A (ja) | 1988-02-03 | 1988-02-03 | Ｃｐｕの暴走防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01197848A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4724897B2 (ja) * | 2000-05-12 | 2011-07-13 | 株式会社三洋物産 | 遊技機 |
| JP2010172753A (ja) * | 2010-05-17 | 2010-08-12 | Sanyo Product Co Ltd | 遊技機 |
| JP5725051B2 (ja) * | 2013-01-30 | 2015-05-27 | 株式会社三洋物産 | 遊技機 |
| JP5994831B2 (ja) * | 2014-09-29 | 2016-09-21 | 株式会社三洋物産 | 遊技機 |
| JP6090483B2 (ja) * | 2016-01-07 | 2017-03-08 | 株式会社三洋物産 | 遊技機 |
-
1988
- 1988-02-03 JP JP63022126A patent/JPH01197848A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01197848A (ja) | 1989-08-09 |
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Legal Events
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|---|---|---|---|
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