JPH01197848A - Ｃｐｕの暴走防止回路 - Google Patents
Ｃｐｕの暴走防止回路Info
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- JPH01197848A JPH01197848A JP63022126A JP2212688A JPH01197848A JP H01197848 A JPH01197848 A JP H01197848A JP 63022126 A JP63022126 A JP 63022126A JP 2212688 A JP2212688 A JP 2212688A JP H01197848 A JPH01197848 A JP H01197848A
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- 230000002950 deficient Effects 0.000 claims abstract description 15
- 230000005856 abnormality Effects 0.000 claims description 17
- 238000012544 monitoring process Methods 0.000 claims description 17
- 230000002265 prevention Effects 0.000 claims description 5
- 239000013256 coordination polymer Substances 0.000 abstract description 18
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 210000003516 pericardium Anatomy 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明はＣＰＵの暴走防止回路に関し、特にＣＰＵ０不
良判定を改善する技術に関する。
良判定を改善する技術に関する。
−来、例え赫自動車用エンジン等の各種制御装置に７４
′多ロコルピユータを用いる場合には、安全対策として
ＣＰ′Ｕの暴走を防止する回路が設けられている。
′多ロコルピユータを用いる場合には、安全対策として
ＣＰ′Ｕの暴走を防止する回路が設けられている。
この暴走防止回路は、ＣＰＵからのプログラムラレ信号
に基づいてＣＰＵの異常を検出し、異常検出時にＣＰＵ
辷対してリセット信号（システムリセット信号）′を出
力するようにしている（特開昭６１−８６８４′７号公
報等参照）。
に基づいてＣＰＵの異常を検出し、異常検出時にＣＰＵ
辷対してリセット信号（システムリセット信号）′を出
力するようにしている（特開昭６１−８６８４′７号公
報等参照）。
更に、マイクロコンピュータを正常動作させるためには
、所定の電源電圧を印加する心嚢があり、印加電圧がこ
の所定の電源電圧□を下回るようになるとＣＰＵが暴走
してしまうため、電源電圧低下の際にもＣＰ Ｕ、ヘシ
ステムリセット信号を出力してＣＰＵの暴走を防止する
ようにしている（特開昭６１−４２００１号公報等参照
）。
、所定の電源電圧を印加する心嚢があり、印加電圧がこ
の所定の電源電圧□を下回るようになるとＣＰＵが暴走
してしまうため、電源電圧低下の際にもＣＰ Ｕ、ヘシ
ステムリセット信号を出力してＣＰＵの暴走を防止する
ようにしている（特開昭６１−４２００１号公報等参照
）。
即ち、プログラムラン信号に基づ＜ ｃｐｕの異常検出
時、又は、電源電圧の低下時には、ＣＰＵに対してリセ
ット信号を出力して、ＣＰＵの暴走を防止するようにし
ており、このＣＰＵに対するリセット信号（システムリ
セット信号）の単位時間内における出力数が所定値以上
となったときには、ＣＰＵの不良を判定するようにして
いた。
時、又は、電源電圧の低下時には、ＣＰＵに対してリセ
ット信号を出力して、ＣＰＵの暴走を防止するようにし
ており、このＣＰＵに対するリセット信号（システムリ
セット信号）の単位時間内における出力数が所定値以上
となったときには、ＣＰＵの不良を判定するようにして
いた。
〈発明が解決しようとする課題〉
しかしながら、上記のようなプログラムラン信号に基づ
くリセット信号出力と電源電圧の低下に基づ（リセット
信号出力とを組み合わせて用いるようにした場合、ＣＰ
Ｕへのリセット信号の出力回数によってＣＰＵの不良を
判定するものであるから、例えば自動車用エンジンの制
御装置として使用したときに、第３図に示すように、電
力消費量の大きい始動時におけるバッテリ電圧の低下時
には、頻繁にＣＰＵに対してシステムリセット信号が出
力されるために、かかる始動時のバッテリ電圧低下によ
って実際には正常であってもＣＰＵの不良判定がなされ
ることがあった。
くリセット信号出力と電源電圧の低下に基づ（リセット
信号出力とを組み合わせて用いるようにした場合、ＣＰ
Ｕへのリセット信号の出力回数によってＣＰＵの不良を
判定するものであるから、例えば自動車用エンジンの制
御装置として使用したときに、第３図に示すように、電
力消費量の大きい始動時におけるバッテリ電圧の低下時
には、頻繁にＣＰＵに対してシステムリセット信号が出
力されるために、かかる始動時のバッテリ電圧低下によ
って実際には正常であってもＣＰＵの不良判定がなされ
ることがあった。
本発明は上記問題点に鑑みなされたものであり、電源電
圧の低下に基づ＜ＣＰＵへのリセット信号の出力によっ
てＣＰＵの不良判定がなされないようにして、ＣＰＵ不
良の誤判定を防止できるようにすることを目的とする。
圧の低下に基づ＜ＣＰＵへのリセット信号の出力によっ
てＣＰＵの不良判定がなされないようにして、ＣＰＵ不
良の誤判定を防止できるようにすることを目的とする。
（課題を解決するための手段〉
そのため、本発明では、ＣＰＵの異常を検出し異常時に
リセット信号を出力するＣＰＵ監視回路と、ＣＰＵの電
源電圧と基準電圧とを比較し電源電圧が基準電圧よりも
低下したときにリセット信号を出力する電源電圧監視回
路と、前記ＣＰＵ監視回路又は電源電圧監視回路からリ
セット信号が出力されたときにＣＰＵに対してシステム
リセット信号を出力するシステムリセット回路と、該シ
ステムリセット回路から出力されたシステムリセット信
号をカウントし、単位時間内におけるカウント数が所定
値以上であるときにＣＰＵの不良判定をするＣＰＵ不良
判定回路と、前記電源電圧監視回路からリセット信号が
出力されているときに前記ＣＰＵ不良判定回路によるシ
ステムリセット信号のカウントを禁止するシステムリセ
ット信号カウント禁止回路と、を含んでＣＰＵの暴走防
止回路を構成するようにした。
リセット信号を出力するＣＰＵ監視回路と、ＣＰＵの電
源電圧と基準電圧とを比較し電源電圧が基準電圧よりも
低下したときにリセット信号を出力する電源電圧監視回
路と、前記ＣＰＵ監視回路又は電源電圧監視回路からリ
セット信号が出力されたときにＣＰＵに対してシステム
リセット信号を出力するシステムリセット回路と、該シ
ステムリセット回路から出力されたシステムリセット信
号をカウントし、単位時間内におけるカウント数が所定
値以上であるときにＣＰＵの不良判定をするＣＰＵ不良
判定回路と、前記電源電圧監視回路からリセット信号が
出力されているときに前記ＣＰＵ不良判定回路によるシ
ステムリセット信号のカウントを禁止するシステムリセ
ット信号カウント禁止回路と、を含んでＣＰＵの暴走防
止回路を構成するようにした。
〈作用〉
かかる構成において、ＣＰＵ監視回路又は電源電圧監視
回路からリセット信号が出力されると、システムリセッ
ト回路はＣＰＵに対してシステムリセット信号を出力し
てＣＰＵをリセットする。
回路からリセット信号が出力されると、システムリセッ
ト回路はＣＰＵに対してシステムリセット信号を出力し
てＣＰＵをリセットする。
一方、ＣＰＵ不良判定回路は、システムリセット回路か
らＣＰＵに対するシステムリセット信号の出力回数をカ
ウントし、単位時間内におけるこのカウント数が所定以
上であるときにはＣＰＵ。
らＣＰＵに対するシステムリセット信号の出力回数をカ
ウントし、単位時間内におけるこのカウント数が所定以
上であるときにはＣＰＵ。
不良を判定するが、電源電圧監視回路からリセット信号
が出力されているときには、上記システムリセット信号
のカウントがシステムリセット信号カウント禁止回路に
よって禁止される。
が出力されているときには、上記システムリセット信号
のカウントがシステムリセット信号カウント禁止回路に
よって禁止される。
従って、ＣＰＵ監視回路又は電源電圧監視面−からリセ
ット信号が出力されれば、ＣＰＵに対してシステムリセ
ット信号が出力されるものの、電源電圧低下時にはＣＰ
Ｕ０不良判定がなされることがない。
ット信号が出力されれば、ＣＰＵに対してシステムリセ
ット信号が出力されるものの、電源電圧低下時にはＣＰ
Ｕ０不良判定がなされることがない。
〈実施例）
以下に本発明の一実施例を図面に基づいて説明する。。
第１図に示す回路において、ＣＰＵＩには電源電圧ＶＣ
Ｃが印加されていると共に、かかるＣＰＵ１からのプロ
グラム−ラン信号（Ｐ−ＲＵＮ信号）がＣＰＵ監視回路
としてのＣＰＵ異常検出回路２に入力されるようになっ
ている。
Ｃが印加されていると共に、かかるＣＰＵ１からのプロ
グラム−ラン信号（Ｐ−ＲＵＮ信号）がＣＰＵ監視回路
としてのＣＰＵ異常検出回路２に入力されるようになっ
ている。
ＣＰＵ異常検出回路２は、内設したウオッチドックタイ
マに前記Ｐ−ＲＵＮ信号を入力してＣＰＵ１の異常を検
出するものであり、ＣＰＵＩが正常であるときにはハイ
レベル信号をＡＮＤ回路３の入力端子の一方に出力し、
ＣＰＵＩの異常を検出するとローレベル信号（リセット
信号）を出力する。
マに前記Ｐ−ＲＵＮ信号を入力してＣＰＵ１の異常を検
出するものであり、ＣＰＵＩが正常であるときにはハイ
レベル信号をＡＮＤ回路３の入力端子の一方に出力し、
ＣＰＵＩの異常を検出するとローレベル信号（リセット
信号）を出力する。
一方、電源電圧ＶＣＣを分圧抵抗ＲＩ、 Ｒｚによって
分圧してコンパレータＣＰの一方の入力端子に出力して
あり、コンパレータＣＰの他方の入力端子には電池已に
よる基準電圧Ｖｒｅｆが入力されている。コンパレータ
ＣＰは、電源電圧■。の分圧抵抗Ｒ，，Ｒ，による分圧
と基準電圧Ｖｒｅｆとを比較し、第２図に示すように、
電源電圧ｖ、ｃの分圧が基準電圧Ｖｒｅｆを上回ってい
る電源電圧ＶＣＣの正常時にはハイレベル信号を出力す
るが、電源電圧ＶＣＣが低下してその分圧が基準電圧Ｖ
ｒｅｆを下回ると、ローレベル信号（リセット信号）
を出力し、本実施例において電源電圧監視回路とは上記
分圧抵抗Ｒ１＋Ｒ１、電池Ｅ、コンパレータＣＰによっ
て構成される。
分圧してコンパレータＣＰの一方の入力端子に出力して
あり、コンパレータＣＰの他方の入力端子には電池已に
よる基準電圧Ｖｒｅｆが入力されている。コンパレータ
ＣＰは、電源電圧■。の分圧抵抗Ｒ，，Ｒ，による分圧
と基準電圧Ｖｒｅｆとを比較し、第２図に示すように、
電源電圧ｖ、ｃの分圧が基準電圧Ｖｒｅｆを上回ってい
る電源電圧ＶＣＣの正常時にはハイレベル信号を出力す
るが、電源電圧ＶＣＣが低下してその分圧が基準電圧Ｖ
ｒｅｆを下回ると、ローレベル信号（リセット信号）
を出力し、本実施例において電源電圧監視回路とは上記
分圧抵抗Ｒ１＋Ｒ１、電池Ｅ、コンパレータＣＰによっ
て構成される。
このコンパレータＣＰからの出力信号■Ｔｒ下は、デイ
レ−回路４を介してＡＮＤ回路３に入力される。従って
、ＡＮＤ回路３には、ＣＰＵ異常検出回路２からの信号
と、デイレ−回路４を介しコンパレータＣＰからの出力
信号［とが入力されるようになっており、ＡＮＤ回路３
は２つの入力信号が共にハイレベルであるとき、即ち、
電源電圧ＶＣＣが正常でかつＣＰＵ異常検出回路２によ
りＣＰＵＩの異常が検出されていないときにのみハイレ
ベル信号を出力し、どちらかの信号がローレベルである
か又は両方の信号がローレベルであるときには、ローレ
ベル信号（システムリセット信号）をＣＰＵＩに出力す
る。
レ−回路４を介してＡＮＤ回路３に入力される。従って
、ＡＮＤ回路３には、ＣＰＵ異常検出回路２からの信号
と、デイレ−回路４を介しコンパレータＣＰからの出力
信号［とが入力されるようになっており、ＡＮＤ回路３
は２つの入力信号が共にハイレベルであるとき、即ち、
電源電圧ＶＣＣが正常でかつＣＰＵ異常検出回路２によ
りＣＰＵＩの異常が検出されていないときにのみハイレ
ベル信号を出力し、どちらかの信号がローレベルである
か又は両方の信号がローレベルであるときには、ローレ
ベル信号（システムリセット信号）をＣＰＵＩに出力す
る。
即ち、ＣＰＵ異常検出回路２でＣＰＵＩの異常２が検出
されるか、電源電圧ＶＣＣの低下が検出されると、ＡＮ
Ｄ回路３は第２図に示すようにローレベル信号をＣＰＵ
１に出力し、ＣＰＵＩばかかるローレベル信号をシステ
ムリセット回路としてリセットされるものであり、ＡＮ
Ｄ回路３がシステムリセット回路に相当する。
されるか、電源電圧ＶＣＣの低下が検出されると、ＡＮ
Ｄ回路３は第２図に示すようにローレベル信号をＣＰＵ
１に出力し、ＣＰＵＩばかかるローレベル信号をシステ
ムリセット回路としてリセットされるものであり、ＡＮ
Ｄ回路３がシステムリセット回路に相当する。
また、ＡＮＤ回路３の出力信号は、ＣＰＵＩに出力され
る一方ＮＯＴ回路５にも入力されるようにしてあり、こ
のＮ０７回路５によりＡＮＤ回路３からの信号が反転さ
れ、ＡＮＤ回路３からシステムリセット信号としてのロ
ーレベル信号が出力されているときには、このローレベ
ル信号がハイレベル信号に判定されてＮ０７回路５から
出力され、このハイレベル信号に反転されたシステムリ
セット信号が、カウンタ６によってカウントされる。
る一方ＮＯＴ回路５にも入力されるようにしてあり、こ
のＮ０７回路５によりＡＮＤ回路３からの信号が反転さ
れ、ＡＮＤ回路３からシステムリセット信号としてのロ
ーレベル信号が出力されているときには、このローレベ
ル信号がハイレベル信号に判定されてＮ０７回路５から
出力され、このハイレベル信号に反転されたシステムリ
セット信号が、カウンタ６によってカウントされる。
カウンタ６は、クリア回路７によりゼロリセットされる
周期間におけるハイレベル信号（システムリセット信号
）をカウントして、カウント数が所定数以上になるとＣ
ＰＵＩの不良を判定して不良判定信号を出力する。従っ
て、カウンタ６及びクリア回路７によってＣＰＵ不良判
定回路が構成される。
周期間におけるハイレベル信号（システムリセット信号
）をカウントして、カウント数が所定数以上になるとＣ
ＰＵＩの不良を判定して不良判定信号を出力する。従っ
て、カウンタ６及びクリア回路７によってＣＰＵ不良判
定回路が構成される。
ここで、前記Ｎ０７回路５は、コンパレータＣＰからの
出力信号丁Ｋｒ下がハイレベルのとき（電源電圧ＶｅＣ
が正常のとき）にのみ作動されるようにしてあり、コン
パレータＣＰからの出力信号丁τｒ下がローレベルであ
る電源電圧ＶＣＨの低下時にはその作動が停止されるよ
うにしである。
出力信号丁Ｋｒ下がハイレベルのとき（電源電圧ＶｅＣ
が正常のとき）にのみ作動されるようにしてあり、コン
パレータＣＰからの出力信号丁τｒ下がローレベルであ
る電源電圧ＶＣＨの低下時にはその作動が停止されるよ
うにしである。
このため、コンパレータＣＰにより電源電圧ＶＣＣの低
下が検出されてＡＮＤ回路３からシステムリセット信号
がＣＰＵ１に対して出力されている状態では、システム
リセット信号のカウントが停止され、ＣＰＵＩの不良判
定が電源電圧ＶＣＣの低下に基づいてなされることが回
避され、例えばＣＰＵ１が自動車用エンジンの制御装置
に用いられるものであった場合には、エンジン始動時に
おける電源電圧ＶＣＣの低下によってＣＰＵＩが不良と
判定されることを防止できる。このように、本実施例に
おいては、コンパレータＣＰとＮ０７回路５とによりシ
ステムリセット信号カウント禁止回路が構成されている
。
下が検出されてＡＮＤ回路３からシステムリセット信号
がＣＰＵ１に対して出力されている状態では、システム
リセット信号のカウントが停止され、ＣＰＵＩの不良判
定が電源電圧ＶＣＣの低下に基づいてなされることが回
避され、例えばＣＰＵ１が自動車用エンジンの制御装置
に用いられるものであった場合には、エンジン始動時に
おける電源電圧ＶＣＣの低下によってＣＰＵＩが不良と
判定されることを防止できる。このように、本実施例に
おいては、コンパレータＣＰとＮ０７回路５とによりシ
ステムリセット信号カウント禁止回路が構成されている
。
尚、コンパレータＣＰからの出力信号−「フこ１７を、
デイレ−回路４を介してＡＮＤ回路３に出力させるよう
にしであるのは、コンパレータＣＰからの出力信号■τ
ｒ下に基づいてＮ０７回路５を確実に作動制御した状態
で、ＡＮＤ回路３から出力をＮ０７回路５で処理させて
、電源電圧ＶＣＣの低下時におけるシステムリセット信
号のカウントが確実に回避できるようにするためである
。
デイレ−回路４を介してＡＮＤ回路３に出力させるよう
にしであるのは、コンパレータＣＰからの出力信号■τ
ｒ下に基づいてＮ０７回路５を確実に作動制御した状態
で、ＡＮＤ回路３から出力をＮ０７回路５で処理させて
、電源電圧ＶＣＣの低下時におけるシステムリセット信
号のカウントが確実に回避できるようにするためである
。
（発明の効果）
以上説明したように、本発明によると、電源電圧の低下
によってＣＰＵにシステムリセット信号を出力している
。ときには、システムリセット信号のカウントを禁止し
、該カウント数に基づ＜ＣＰＵの不良判定を回避するよ
うにしたので、例えば自動車用エンジンの制御装置にお
けるＣＰＵで、エンジン始動に伴う電源電圧の低下によ
ってシステムリセットされる状態でも、ＣＰＵが不良で
あると誤判定されることを防止できるという′効果があ
る。
によってＣＰＵにシステムリセット信号を出力している
。ときには、システムリセット信号のカウントを禁止し
、該カウント数に基づ＜ＣＰＵの不良判定を回避するよ
うにしたので、例えば自動車用エンジンの制御装置にお
けるＣＰＵで、エンジン始動に伴う電源電圧の低下によ
ってシステムリセットされる状態でも、ＣＰＵが不良で
あると誤判定されることを防止できるという′効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路における信号特性を示すタイムチャート、第３
図は従来の暴走防止回路における問題点を説明するため
のタイムチャートである。 １・・・ＣＰＵ ２・・・ＣＰＵ異常検出回路３・
・・ＡＮＤ回路 ４・・・デイレ−回路 ５・・・
Ｎ０１回路 ６・・・カウンタ ７・・・クリア回
路ＣＰ・・・コンパレータ Ｒ，、Ｒ，・・・抵抗。 Ｅ・・・電池 特許出願人 日本電子機器株式会社 代理人 弁理士 笹 島 富二雄
図の回路における信号特性を示すタイムチャート、第３
図は従来の暴走防止回路における問題点を説明するため
のタイムチャートである。 １・・・ＣＰＵ ２・・・ＣＰＵ異常検出回路３・
・・ＡＮＤ回路 ４・・・デイレ−回路 ５・・・
Ｎ０１回路 ６・・・カウンタ ７・・・クリア回
路ＣＰ・・・コンパレータ Ｒ，、Ｒ，・・・抵抗。 Ｅ・・・電池 特許出願人 日本電子機器株式会社 代理人 弁理士 笹 島 富二雄
Claims (1)
- ＣＰＵの異常を検出し異常時にリセット信号を出力す
るＣＰＵ監視回路と、ＣＰＵの電源電圧と基準電圧とを
比較し電源電圧が基準電圧よりも低下したときにリセッ
ト信号を出力する電源電圧監視回路と、前記ＣＰＵ監視
回路又は電源電圧監視回路からリセット信号が出力され
たときにＣＰＵに対してシステムリセット信号を出力す
るシステムリセット回路と、該システムリセット回路か
ら出力されたシステムリセット信号をカウントし、単位
時間内におけるカウント数が所定値以上であるときにＣ
ＰＵの不良判定をするＣＰＵ不良判定回路と、前記電源
電圧監視回路からリセット信号が出力されているときに
前記ＣＰＵ不良判定回路によるシステムリセット信号の
カウントを禁止するシステムリセット信号カウント禁止
回路と、を含んで構成されたことを特徴とするＣＰＵの
暴走防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022126A JPH01197848A (ja) | 1988-02-03 | 1988-02-03 | Ｃｐｕの暴走防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022126A JPH01197848A (ja) | 1988-02-03 | 1988-02-03 | Ｃｐｕの暴走防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197848A true JPH01197848A (ja) | 1989-08-09 |
| JPH0559452B2 JPH0559452B2 (ja) | 1993-08-31 |
Family
ID=12074191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022126A Granted JPH01197848A (ja) | 1988-02-03 | 1988-02-03 | Ｃｐｕの暴走防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01197848A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001321532A (ja) * | 2000-05-12 | 2001-11-20 | Sanyo Product Co Ltd | 遊技機 |
| JP2010172753A (ja) * | 2010-05-17 | 2010-08-12 | Sanyo Product Co Ltd | 遊技機 |
| JP2013075218A (ja) * | 2013-01-30 | 2013-04-25 | Sanyo Product Co Ltd | 遊技機 |
| JP2015006454A (ja) * | 2014-09-29 | 2015-01-15 | 株式会社三洋物産 | 遊技機 |
| JP2016104194A (ja) * | 2016-01-07 | 2016-06-09 | 株式会社三洋物産 | 遊技機 |
-
1988
- 1988-02-03 JP JP63022126A patent/JPH01197848A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001321532A (ja) * | 2000-05-12 | 2001-11-20 | Sanyo Product Co Ltd | 遊技機 |
| JP2010172753A (ja) * | 2010-05-17 | 2010-08-12 | Sanyo Product Co Ltd | 遊技機 |
| JP2013075218A (ja) * | 2013-01-30 | 2013-04-25 | Sanyo Product Co Ltd | 遊技機 |
| JP2015006454A (ja) * | 2014-09-29 | 2015-01-15 | 株式会社三洋物産 | 遊技機 |
| JP2016104194A (ja) * | 2016-01-07 | 2016-06-09 | 株式会社三洋物産 | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559452B2 (ja) | 1993-08-31 |
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Legal Events
| Date | Code | Title | Description |
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