KR920008354Y1 - 워치독 회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 고안에 따른 워치독 회로.
제2도는 제1도에 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 멀티바이브레이터 R,Rx : 저항
Cx : 캐패시터 AND : 앤드게이트
NAND : 낸드게이트
본 고안은 컴퓨터 시스템의 이상 감지를 위한 타이머 회로에 관한 것으로, 특히 리트리거블 모노스테이블 멀티바이블레이터를 이용한 워치독(Watch Dog)회로에 관한 것이다.
통상적으로 마이크로 프로세서를 사용하는 시스템에는 컴퓨터의 하드웨어 혹은 소프트 웨어 동작의 이상을 감지하기 위한 감시장치인 타이머를 가지고 있으며, 이와 같은 타이머를 워티독 타이머(Watch Dog Timer)라 한다.
상기와 같은 워치독 타이머는 시스템이 정상적인 동작상태에서는 감시기간 보다 짧은 주기로 소프트 웨어의 프로그램에 의해 반복리세트되어지지만, 하드웨어 혹은 로딩된 소프트웨어의 이상이 발생되어 리세트되지 않을 경우에는 경고 또는 시스템 리세트, 최상위 인터럽트 등의 신호를 발생시켜야 한다.
워치독 회로에서 경고를 발생하는 시기는 시스템 즉, 마이크로 프로세서에서 동일한 프로그램 루틴이 반복수행되어지거나, 하드웨어의 고장에 의한 프로그램 다운, 프로그램 오류에 의해 세트되어 경고를 발생하게 된다.
상기와 같은 기능을 갖는 워치독 회로는 범용적으로 사용되고 있으나, 현재까지 사용되고 있는 워치독 회로는 많은 저항과 캐패시터 및 로직 게이트로 구성되어 회로가 복잡하였다. 따라서 워치독 본래의 기능 수행에 에러가 빈번하게 발생되어 문제시되었다.
본 고안의 목적은 모노멀티바이브레이터를 이용하여 최소한의 로직게이트로 시스템의 이상 유무를 감지하고, 이상 감지시에 최우선 인터럽트를 발생토록 하는 위치독 회로를 제공함에 있다.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 고안에 따른 워치독 회로도로서, 이상 동작 감지 시간의 원쇼트 펄스폭이 설정되어 있으며, 트리거 단자는 상기 설정된 펄스폭보다 짧은 주기의 워치독 신호가 연속 입력시 리트리거되어 정상 동작 신호를 출력하고 상기 설정된 펄스폭보다 긴 주기의 워치독 신호가 트리거신호로 입력시 이상 감지신호를 출력하는 멀티바이브레이터(10)와, 상기 멀티바이브레이터(10)의 출력단자와 워치독 인에이블신호단자와 접속되어 상기 출력되는 이상 감지 신호를 게이팅 출력하는 제1게이트(AND)와, 상기 제1게이트(AND)의 출력단자와 시스템 리세트단자에 접속되어 있으며, 상기 제1게이트(AND)의 출력과 시스템 리세트단자 중의 하나의 신호가 액티비티(Activity)의 신호를 입력시 최우선 인터럽트를 발생하는 제2게이트(NAND)로 구성된다.
상기 제1도의 구성중 제1게이트(AND)와 제2게이트(NAND)는 TTL레벨의 앤드게이트 및 낸드게이트이고 이하 본 고안 설명에서는 앤드게이트, 낸드게이트라 한다.
그리고 멀티바이브레이터(10)는 TTL의 74123을 사용한 예로서 리트리거블 모노스테이블 멀티바이브레이터이다.
상기 멀티바이브레이터(10)의 트리거단자(A)의 워치독은 MPU(Microprocessor)(도시하지 않음)에 접속되어지며, 상기 워치독신호는 MPU가 출력하는데, 이는 프로그램에 의해 정상 동작시 멀티바이브레이터(10)의 타이밍 저항(Rx)와 캐피시터(Cx)의 Rc시정수보다 작은 주기를 갖는 신호로 출력된다. 만약 하드웨어의 고장, 프로그램 등의 에러가 발생되면 워치독 신호(WATDOG)의 출력주기도 길어지거나 출력되지 않게 되어 있으며 이와 같은 프로그램은 이 분야의 통상의 지식을 가진자라면 용이하게 프로그래밍 할 수 있다.
제2도는 제1도의 동작 타이밍도이다.
이하 본 고안의 동작예를 제2도의 타이밍도를 참조하여 상세히 설명한다.
지금 파워 온 리세트후 MPU(도시하지 않음)가 정상 동작하여 제2도와 같이 워치독신호신호를 출력하면, 멀티바이브레이터(10은 연속된 워치독신호의 입력에 의해 리트리거되어 출력단자(Q)(Q)로는 제2도와 같이 논리 "하이"와 "로우"신호를 출력한다.
예컨대 파워온 리세트후 MPU가 정상 동작되어 제2도 2a와 같은 워치독 신호를 출력하면, 상기 워치독신호의 하강에지에서 멀티바이브레이터(10)가 트리거되어 타이밍저항(Rx)와 타이밍 캐패시터(Cx)에 의해 설정된 원쇼트펄스(tw)를 출력한다.
이후 계속적 MPU의 정상 동작에 의해 제2도 2b와 같이 워치독신호가 멀티바이브레이터(10)의 트리거단자(A)로 제공되면 상기 멀티바이브레이터(10)은 제2도 2b의 신호가 하강에지로 되는 순간 리트리거되어지며, 리트리거된 순간부터 상기 설정된 원쇼트펄스(tw)를 다시 출력하여 출력단자(Q)의 출력은 계속 "하이"상태를 유지한다.
상기와 같은 동작이 제2도 t1시간내에 반복되면 멀티바이브레이터(10)의 출려단자(Q)와 ()는 계속적으로 논리 하이와 "로우"로 출력하게 된다. 즉 시스템의 하드웨어의 동작과 쇼프트웨어의 프로그램 에러가 없는한 상기의 동작을 유지하여 시스템 이상동작 감지 기능을 수행하게 된다.
이와 같이 동작중 MPU의 오동작 또는 로딩된 프로그램 다운등의 원인에 의해 멀티바이브레이터(10)의 시정수 시간이상동안 MPU로 부터 워치독(WATDOG)신호가 출력되지 않으면 멀티바이브레이터(10)의 출력(Q)은 "로우"로 되고 출력는 "하이"로 된다. 즉, MPU로 부터 제2도 2c의 워치독신호가 출력된후 시스템의 오동작에 의해 멀티바이브레이터(10)의 원쇼트 펄스폭(tw)기간내 상기 MPU로 부터 "로우"의 워치독신호가 출력되지 않으면 상기 멀티바이브레이터(10)는 리트리거되지 않는다.
따라서 제2도와 같이 멀티바이브레이터(10)의 출력는 하이에서 로우로 되고 출력(Q)는 로우에서 "하이"로 되어 이상 감지 신호를 앤드게이트(AND)로 입력시킨다.
상기 멀티바이브레이터(10)의 출력(Q) "하이"에 의해 앤드게이트(AND)는 제2도와 같이 논리 "하이"를 게이팅하여 낸드게이트(NAND)에 입력시킨다. 이때 낸드게이트(NAND)는 파워온리세트이후 계속적으로 논리 "하이"로 입력되는 리세트신호와 상기 앤드게이트(AND)의 이상 감지 신호 "하이"를 논리조합(부논리곱)하여 제2도와 같은 액티브 "로우"의신호를 MPU로 제공한다. 이때 상기 낸드게이트(NAND)의신호를 입력하는 MPU는 소프트웨어적으로 고장진단을 할 수 있도록 된 프로그램 혹은 리스타팅 프로그램으로 된인터럽트 루틴으로 점프하여 이상유무를 체크하고, 시스템을 리세트하여 리스타팅한다.
상술한 바와 같이 본 고안은 워치독 신호 출력 프로그램된 MPU를 사용하는 시스템에서, 모노스테이블 멀티바이브레이터를 이용하여 이상 발생시 최우선 인터럽트를 상기 MPU로 제공하여 리스타팅시킴으로 이상 발생시 시스템을 최소의 시간으로 원상복귀시킬 수 있다.
Claims (1)
- 하나의 프로그램 동작 주기를 체크하여 워치독 신호를 발생하는 MPU를 구비한 워치독 회로에 있어서, 이상 동작 감지 시간의 원쇼트 펄스폭이 설정되어 있으며, 상기 MPU의 워치독 신호 출력단자에 접속된 트리거단자는 상기 설정된 펄스폭보다 짧은주기의 워치독 신호가 연속 입력시 리트리거되어 정상 동작 신호를 출력하고 상기 설정된 펄스폭보다 긴 주기의 워치독 신호가 트리거신호로 입력시 이상 감지신호를 출력하는 멀티바이브레이터(10)와, 상기 멀티브레이터(10)의 출력단자와 워치독인에이블신호단자와 접속되어 상기 출력되는 이상 감지 신호를 게이팅 출력하는 제1게이트(AND)와, 상기 제1게이트(AND)의 출력단자와 시스템 리세트단자에 접속되어 있으며, 상기 제1게이트(AND)의 출력과 시스템 리세트단자 중의 하나의 신호가 액티비트(Activity)의 신호를 입력시 최우선 인터럽트를 발생하여 상기 MPU의 최우선 인터럽트를 제공하는 제2게이트(NAND)로 구성됨을 특징으로 하는 워치독 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900009980U KR920008354Y1 (ko) | 1990-07-07 | 1990-07-07 | 워치독 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900009980U KR920008354Y1 (ko) | 1990-07-07 | 1990-07-07 | 워치독 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920003158U KR920003158U (ko) | 1992-02-25 |
| KR920008354Y1 true KR920008354Y1 (ko) | 1992-11-20 |
Family
ID=19300808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019900009980U KR920008354Y1 (ko) | 1990-07-07 | 1990-07-07 | 워치독 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920008354Y1 (ko) |
-
1990
- 1990-07-07 KR KR2019900009980U patent/KR920008354Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003158U (ko) | 1992-02-25 |
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