JP2593915B2 - ダブルマイコンシステム暴走防止回路 - Google Patents
ダブルマイコンシステム暴走防止回路Info
- Publication number
- JP2593915B2 JP2593915B2 JP63130768A JP13076888A JP2593915B2 JP 2593915 B2 JP2593915 B2 JP 2593915B2 JP 63130768 A JP63130768 A JP 63130768A JP 13076888 A JP13076888 A JP 13076888A JP 2593915 B2 JP2593915 B2 JP 2593915B2
- Authority
- JP
- Japan
- Prior art keywords
- watchdog
- microcomputer
- circuit
- microcomputers
- watchdog timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロコンピュータシステムの暴走防
止回路に関し、特に同一回路の規格に従うクロック速度
で動作する２つのマイクロコンピュータを用いたシステ
ム（以下、ダブルマイコンシステムと称する）の暴走防
止回路に関する。
止回路に関し、特に同一回路の規格に従うクロック速度
で動作する２つのマイクロコンピュータを用いたシステ
ム（以下、ダブルマイコンシステムと称する）の暴走防
止回路に関する。
従来、マイクロコンピュータ（以下、マイコンとも呼
称する）を用いた電子機器、特に自動車用アンチロック
ブレーキ制御システム、トラクション制御システム等、
高度の信頼性が要求される電子機器においては、一般
に、上記のように同一の規格に従うクロック速度で動作
する２つのマイクロコンピュータを用い、互いに他の動
作を監視しながら、相互間で一致した制御出力でのみ制
御動作を行うようにしたダフルマイコンシステムが使用
される。
称する）を用いた電子機器、特に自動車用アンチロック
ブレーキ制御システム、トラクション制御システム等、
高度の信頼性が要求される電子機器においては、一般
に、上記のように同一の規格に従うクロック速度で動作
する２つのマイクロコンピュータを用い、互いに他の動
作を監視しながら、相互間で一致した制御出力でのみ制
御動作を行うようにしたダフルマイコンシステムが使用
される。
また、このようなダブルマイコンシステムを含め、マ
イコンシステムあるいはコンピュータシステムにおいて
は、一般に、いわゆるウォッチドッグタイマを用いてソ
フトウェアやハードウェアの暴走や異常を検出すること
が行われている。これは、マイコンやコンピュータの動
作が正常であれば、そのことを示すパルス（ウォッチド
ッグパルス）を所定周期で出力し、これによってタイマ
（ウォッチドックタイマ）をその所定周期毎にリセット
し、このウォッチドッグパルスが欠落するかあるいは周
期が所定値を超えると、ウォッチドッグタイマがタイム
アップすることよりマイコンやコンピュータにリセット
信号や警報を発するようにしたものである。
イコンシステムあるいはコンピュータシステムにおいて
は、一般に、いわゆるウォッチドッグタイマを用いてソ
フトウェアやハードウェアの暴走や異常を検出すること
が行われている。これは、マイコンやコンピュータの動
作が正常であれば、そのことを示すパルス（ウォッチド
ッグパルス）を所定周期で出力し、これによってタイマ
（ウォッチドックタイマ）をその所定周期毎にリセット
し、このウォッチドッグパルスが欠落するかあるいは周
期が所定値を超えると、ウォッチドッグタイマがタイム
アップすることよりマイコンやコンピュータにリセット
信号や警報を発するようにしたものである。
現在のマイクロコンピュータでは、ソフトウェアのバ
グ（これを完全に無くすことは困難である）や外部環境
からの電気的雑音等により上記のような暴走や異常は発
生し得るが、このような暴走を検知し、システムの暴走
を防止するのはマイコンを用いたシステムの動作、運用
にとって必須の用件である。
グ（これを完全に無くすことは困難である）や外部環境
からの電気的雑音等により上記のような暴走や異常は発
生し得るが、このような暴走を検知し、システムの暴走
を防止するのはマイコンを用いたシステムの動作、運用
にとって必須の用件である。
一方、従来のダブルマイコンシステムにおいては、上
記のようなウォッチドッグタイマは２つのマイコンに１
つだけ共通に設けられ、一方でも暴走を検知したならば
共通のリセット信号により両方のマイコンを共にリセッ
トするようになっている。そのため、２つのうちどちら
のマイコンが暴走しているかを判別することができず、
また正常な側のマイコンもリセットされることにより、
不必要にシステムダウンが行われる結果、動作の効率が
低くなるという問題がある。
記のようなウォッチドッグタイマは２つのマイコンに１
つだけ共通に設けられ、一方でも暴走を検知したならば
共通のリセット信号により両方のマイコンを共にリセッ
トするようになっている。そのため、２つのうちどちら
のマイコンが暴走しているかを判別することができず、
また正常な側のマイコンもリセットされることにより、
不必要にシステムダウンが行われる結果、動作の効率が
低くなるという問題がある。
さらに、上記のようなウォッチドッグタイマを用いた
暴走防止回路またはシステムでは、システムの実稼働に
先立ちウォッチドッグタイマが正常に機能するか否かを
チェックすることが望ましいが、このようなチェックを
オンボード上のマイコンにより行おうとすると、マイコ
ン自身がリセットされてしまうため、自己診断ができな
いという問題があった。
暴走防止回路またはシステムでは、システムの実稼働に
先立ちウォッチドッグタイマが正常に機能するか否かを
チェックすることが望ましいが、このようなチェックを
オンボード上のマイコンにより行おうとすると、マイコ
ン自身がリセットされてしまうため、自己診断ができな
いという問題があった。
この発明は、上記の事情に鑑みなされたもので、その
目的は、２つのマイコンの相互監視により、ダブルマイ
コンシステムのウォッチドッグタイマ自体の機能を自己
診断することができ、しかも暴走を起こしたマイコンを
識別することが可能なダブルマイコンシステムの暴走防
止回路を提供することにある。
目的は、２つのマイコンの相互監視により、ダブルマイ
コンシステムのウォッチドッグタイマ自体の機能を自己
診断することができ、しかも暴走を起こしたマイコンを
識別することが可能なダブルマイコンシステムの暴走防
止回路を提供することにある。
上記目的達成のため、この発明は、それぞれ同一のプ
ログラムを格納してほぼ同じクロック速度の別個のクロ
ックソースに従い作動する、互いに他のマイクロコンピ
ュータの制御情報をモニタし、その情報に基づき互いの
動作状況を相互監視しながら共通の制御対象を制御する
第１及び第２のマイクロコンピュータを具備したダブル
マイコンシステム暴走防止回路において、上記第１及び
第２マイクロコンピュータからのウォッチドッグパルス
を監視して各マイクロコンピュータの暴走を検知し、そ
の暴走検知の時点で第１及び第２マイクロコンピュータ
へそれぞれリセット信号を出力する第１及び第２のウォ
ッチドッグタイマ回路と、上記第２マイクロコンピュー
タからのウォッチドッグテスト信号に応動して上記第１
マイクロコンピュータから第１ウォッチドッグタイマ回
路へのウォッチドッグパルスの供給を遮断する第１ウォ
ッチドッグパルス遮断回路と、上記第１マイクロコンピ
ュータからのウォッチドッグテスト信号に応動して上記
第２マイクロコンピュータから第１ウォッチドッグタイ
マ回路へのウォッチドッグパルスの供給を遮断する第１
ウォッチドッグパルス遮断回路と、上記第１マイクロコ
ンピュータからのウォッチドッグテスト信号に応動して
上記第２マイクロコンピュータから第２ウォッチドッグ
タイマ回路へのウォッチドッグパルスの供給を遮断する
第２ウォッチドッグパルス遮断回路と、を具備し、上記
各ウォッチドッグテスト信号入力に対する第１及び第２
ウォッチドッグタイマ回路の各リセット信号出力をそれ
ぞれ第２及び第１マイクロコンピュータ側でモニタする
ことにより、互いに他のマイクロコンピュータのウォッ
チドッグタイマ回路の機能が正常か否かを判定するよう
にしたものである。
ログラムを格納してほぼ同じクロック速度の別個のクロ
ックソースに従い作動する、互いに他のマイクロコンピ
ュータの制御情報をモニタし、その情報に基づき互いの
動作状況を相互監視しながら共通の制御対象を制御する
第１及び第２のマイクロコンピュータを具備したダブル
マイコンシステム暴走防止回路において、上記第１及び
第２マイクロコンピュータからのウォッチドッグパルス
を監視して各マイクロコンピュータの暴走を検知し、そ
の暴走検知の時点で第１及び第２マイクロコンピュータ
へそれぞれリセット信号を出力する第１及び第２のウォ
ッチドッグタイマ回路と、上記第２マイクロコンピュー
タからのウォッチドッグテスト信号に応動して上記第１
マイクロコンピュータから第１ウォッチドッグタイマ回
路へのウォッチドッグパルスの供給を遮断する第１ウォ
ッチドッグパルス遮断回路と、上記第１マイクロコンピ
ュータからのウォッチドッグテスト信号に応動して上記
第２マイクロコンピュータから第１ウォッチドッグタイ
マ回路へのウォッチドッグパルスの供給を遮断する第１
ウォッチドッグパルス遮断回路と、上記第１マイクロコ
ンピュータからのウォッチドッグテスト信号に応動して
上記第２マイクロコンピュータから第２ウォッチドッグ
タイマ回路へのウォッチドッグパルスの供給を遮断する
第２ウォッチドッグパルス遮断回路と、を具備し、上記
各ウォッチドッグテスト信号入力に対する第１及び第２
ウォッチドッグタイマ回路の各リセット信号出力をそれ
ぞれ第２及び第１マイクロコンピュータ側でモニタする
ことにより、互いに他のマイクロコンピュータのウォッ
チドッグタイマ回路の機能が正常か否かを判定するよう
にしたものである。
なお、上記各マイクロコンピュータのウォッチドッグ
タイマ回路の機能が正常であるか否かの相互判定は、上
記第１及び第２ウォッチドッグタイマ回路から上記第１
及び第２マイクロコンピュータへのリセット信号出力を
それぞれ第２及び第１マイクロコンピュータへデータ入
力し、その各入力データを評価することにより行うこと
が望ましい。
タイマ回路の機能が正常であるか否かの相互判定は、上
記第１及び第２ウォッチドッグタイマ回路から上記第１
及び第２マイクロコンピュータへのリセット信号出力を
それぞれ第２及び第１マイクロコンピュータへデータ入
力し、その各入力データを評価することにより行うこと
が望ましい。
上記の構成を有するこの発明のダブルマイコンシステ
ムの暴走防止回路は、例えばシステム始動時等に、第２
マイクロコンピュータから第１ウォッチドッグパルス遮
断回路へウォッチドッグテスト信号を所定時間（第１、
第２ウォッチドッグタイマ回路の設定タイムアップ時間
（フルタイムカウント）より長い）以上供給し、これに
よって第１マイクロコンピュータへ第１ウォッチドッグ
タイマ回路よりリセット信号が供給されるかどうかを第
２マイクロコンピュータ側で監視することにより第１ウ
ォッチドッグタイマ回路の機能を診断すると共に、第１
マイクロコンピュータから第２ウォッチドッグパルス遮
断回路へウォッチドッグテスト信号を上記所定時間以上
供給し、これによって第２マイクロコンピュータへ第２
ウォッチドッグタイマ回路よりリセット信号が供給され
るかどうかを第１マイクロコンピュータ側で監視するこ
とにより第２ウォッチドッグタイマ回路の機能を診断す
る。
ムの暴走防止回路は、例えばシステム始動時等に、第２
マイクロコンピュータから第１ウォッチドッグパルス遮
断回路へウォッチドッグテスト信号を所定時間（第１、
第２ウォッチドッグタイマ回路の設定タイムアップ時間
（フルタイムカウント）より長い）以上供給し、これに
よって第１マイクロコンピュータへ第１ウォッチドッグ
タイマ回路よりリセット信号が供給されるかどうかを第
２マイクロコンピュータ側で監視することにより第１ウ
ォッチドッグタイマ回路の機能を診断すると共に、第１
マイクロコンピュータから第２ウォッチドッグパルス遮
断回路へウォッチドッグテスト信号を上記所定時間以上
供給し、これによって第２マイクロコンピュータへ第２
ウォッチドッグタイマ回路よりリセット信号が供給され
るかどうかを第１マイクロコンピュータ側で監視するこ
とにより第２ウォッチドッグタイマ回路の機能を診断す
る。
また、暴走発生の有無の相互監視は、例えば第１マイ
クロコンピュータが暴走した場合、第１ウォッチドッグ
タイマ回路からのリセット信号が第２マイクロコンピュ
ータ側へも供給されることにより、第２マイクロコンピ
ュータで検知することができ、逆に第２マイクロコンピ
ュータが暴走した場合も、同様にして第１マイクロコン
ピュータ側でこれを検知することができる。
クロコンピュータが暴走した場合、第１ウォッチドッグ
タイマ回路からのリセット信号が第２マイクロコンピュ
ータ側へも供給されることにより、第２マイクロコンピ
ュータで検知することができ、逆に第２マイクロコンピ
ュータが暴走した場合も、同様にして第１マイクロコン
ピュータ側でこれを検知することができる。
従って、暴走が発生したマイコンを識別することがで
きるので、一方のマイコンだけが暴走している時、両マ
イコンを共に停止させる必要がないのであれば、他方の
マイコンでシステムの制御動作を持続することが可能と
なる。
きるので、一方のマイコンだけが暴走している時、両マ
イコンを共に停止させる必要がないのであれば、他方の
マイコンでシステムの制御動作を持続することが可能と
なる。
以下、この発明のダブルマイコンシステムの実施例に
ついて図面を参照しつつ説明する。
ついて図面を参照しつつ説明する。
第１図は、この発明のダブルマイコンシステムの暴走
防止回路の一実施例の構成を示し、この実施例の暴走防
止回路は、第１マイクロコンピュータ（CPU）１、第２
マイクロコンピュータ（CPU）２、第１ウォッチドッグ
パルス遮断回路３、第１ウォッチドッグタイマ回路４、
第２ウォッチドッグパルス遮断回路５、及び第２ウォッ
チドッグタイマ回路６で構成され、第１ウォッチドッグ
タイマ回路４へは第1CPU1より第１ウォッチドッグパル
ス遮断回路３を介してウォッチドッグパルスW1が供給さ
れ、また第１ウォッチドッグパルス遮断回路３は第2CPU
2のウォッチドッグテスト信号WT2の出力端子に接続され
ている。第１ウォッチドッグタイマ回路４のリセット信
号出力は第1CPU1のリセット端子RST1及び第2CPU2のデー
タ入力ポートDP2に接続されている。
防止回路の一実施例の構成を示し、この実施例の暴走防
止回路は、第１マイクロコンピュータ（CPU）１、第２
マイクロコンピュータ（CPU）２、第１ウォッチドッグ
パルス遮断回路３、第１ウォッチドッグタイマ回路４、
第２ウォッチドッグパルス遮断回路５、及び第２ウォッ
チドッグタイマ回路６で構成され、第１ウォッチドッグ
タイマ回路４へは第1CPU1より第１ウォッチドッグパル
ス遮断回路３を介してウォッチドッグパルスW1が供給さ
れ、また第１ウォッチドッグパルス遮断回路３は第2CPU
2のウォッチドッグテスト信号WT2の出力端子に接続され
ている。第１ウォッチドッグタイマ回路４のリセット信
号出力は第1CPU1のリセット端子RST1及び第2CPU2のデー
タ入力ポートDP2に接続されている。
同様に、第２ウォッチドッグタイマ回路６へは第2CPU
2より第２ウォッチドッグパルス遮断回路５を介してウ
ォッチドッグパルスW2が供給され、また第２ウォッチド
ッグパルス遮断回路５は第1CPU1のウォッチドッグテス
ト信号WT1の出力端子に接続されている。第２ウォッチ
ドッグタイマ回路６のリセット信号出力は第2CPU2のリ
セット端子RST2及び第1CPU1のデータ入力ポートDP1に接
続されている。
2より第２ウォッチドッグパルス遮断回路５を介してウ
ォッチドッグパルスW2が供給され、また第２ウォッチド
ッグパルス遮断回路５は第1CPU1のウォッチドッグテス
ト信号WT1の出力端子に接続されている。第２ウォッチ
ドッグタイマ回路６のリセット信号出力は第2CPU2のリ
セット端子RST2及び第1CPU1のデータ入力ポートDP1に接
続されている。
この実施例において、第１及び第２ウォッチドッグパ
ルス遮断回路3,5は全く同様に例えば第２図のような回
路構成を用いることができる。この回路において、第１
または第2CPU1,2からのウォッチドッグパルスW1,W2は、
コンデンサＣを有する微分回路により微分されて第３図
にで示すような波形となり、ダイオードクリッパによ
りクリップされて、ウォッチドッグパルスW1,W2の立ち
上がりに同期したA1,A2で示すような波形となり、第１
ウォッチドッグタイマ回路4,第２ウォッチドッグタイマ
回路６にそれぞれ入力される。しかしながら、例えばτ
０で示す時点においてウォッチドッグテスト信号WT1,WT
2が第1CPU1,第2CPU2より入力されると、この信号が持続
する間トランジスタTr1が導通するため、ウォッチドッ
グパルスW1,W2に同期したパルスA1,A2（ウォッチドッグ
パルス同期信号）の第1,第２ウッチドッグタイマ回路4,
6への供給は遮断される。
ルス遮断回路3,5は全く同様に例えば第２図のような回
路構成を用いることができる。この回路において、第１
または第2CPU1,2からのウォッチドッグパルスW1,W2は、
コンデンサＣを有する微分回路により微分されて第３図
にで示すような波形となり、ダイオードクリッパによ
りクリップされて、ウォッチドッグパルスW1,W2の立ち
上がりに同期したA1,A2で示すような波形となり、第１
ウォッチドッグタイマ回路4,第２ウォッチドッグタイマ
回路６にそれぞれ入力される。しかしながら、例えばτ
０で示す時点においてウォッチドッグテスト信号WT1,WT
2が第1CPU1,第2CPU2より入力されると、この信号が持続
する間トランジスタTr1が導通するため、ウォッチドッ
グパルスW1,W2に同期したパルスA1,A2（ウォッチドッグ
パルス同期信号）の第1,第２ウッチドッグタイマ回路4,
6への供給は遮断される。
第４図は、上記ウォッチドッグタイマ回路4,6の一例
の具体的回路構成を示す。
の具体的回路構成を示す。
図示の回路は、Ｒ−Ｓラッチ回路41,42、Vref1,Vref2
を基準電圧とするコンパレータ43,44、コンデンサC4を
有する積分タイマ、及びコンデンサC4を放電させること
により積分タイマをリセットするトランジスタTr41を有
するリセットスイッチ回路等で構成されており、入力側
のラッチ回路41のS1入力には、コンパレータ43の出力
（出力側ラッチ回路42のS2入力）よりなる入力Ｂ及び前
述のウォッチドッグパルス遮断回路3,5からのA1,A2を入
力とするオア（Ｏ）回路45が接続されている。
を基準電圧とするコンパレータ43,44、コンデンサC4を
有する積分タイマ、及びコンデンサC4を放電させること
により積分タイマをリセットするトランジスタTr41を有
するリセットスイッチ回路等で構成されており、入力側
のラッチ回路41のS1入力には、コンパレータ43の出力
（出力側ラッチ回路42のS2入力）よりなる入力Ｂ及び前
述のウォッチドッグパルス遮断回路3,5からのA1,A2を入
力とするオア（Ｏ）回路45が接続されている。
このウォッチドッグタイマ回路の動作を第５図を参照
しつつ説明する。時点τ１におけるスイッチオンによっ
て直流電源VCCが立ち上がると、この瞬間はコンデンサC
4の充電電圧がVref2により低く、コンパレータ44の出力
がハイ、即ちラッチ回路41,42のR1,R2入力がいずれもハ
イとなり、ラッチ回路41のQ1出力がローのため、トラン
ジスタTr41がオフで、コンデンサC4（積分タイマ）の充
電が開始される。この時、ラッチ回路42のQ2出力はロー
で、トランジスタTr42がオフのため、リセット出力Ｒ
（RST1,RST2）はハイとなる。
しつつ説明する。時点τ１におけるスイッチオンによっ
て直流電源VCCが立ち上がると、この瞬間はコンデンサC
4の充電電圧がVref2により低く、コンパレータ44の出力
がハイ、即ちラッチ回路41,42のR1,R2入力がいずれもハ
イとなり、ラッチ回路41のQ1出力がローのため、トラン
ジスタTr41がオフで、コンデンサC4（積分タイマ）の充
電が開始される。この時、ラッチ回路42のQ2出力はロー
で、トランジスタTr42がオフのため、リセット出力Ｒ
（RST1,RST2）はハイとなる。
コンデンサC4の充電が進み、時点τ２において、充電
電圧がVref2に達すると、コンパレータ44の出力がロー
となり、ラッチ回路41,42のR1,R2入力がいずれもローと
なる。さらにコンデンサC4が充電されて、時点τ３でそ
の電圧がVref1に達すると、コンパレータ43の出力がハ
イとなり、ラッチ回路のS2入力及びオア回路45のＢ入力
がハイとなり、ラッチ回路42のQ2出力がハイにラッチさ
れてトランジスタTr42が導通し、リセット出力（RS
T1,RST2）がローになると共に、ラッチ回路41のQ1出力
がハイとなってトランジスタTr41が導通し、コンデンサ
C4はほぼ瞬時に放電される。従って、充電電圧は直ぐに
Vref1により低くなるため、コンパレータ43の出力も直
ぐにローとなり、ラッチ回路42のS2入力及びオア回路45
のＢ入力も短時間でローに戻る。
電圧がVref2に達すると、コンパレータ44の出力がロー
となり、ラッチ回路41,42のR1,R2入力がいずれもローと
なる。さらにコンデンサC4が充電されて、時点τ３でそ
の電圧がVref1に達すると、コンパレータ43の出力がハ
イとなり、ラッチ回路のS2入力及びオア回路45のＢ入力
がハイとなり、ラッチ回路42のQ2出力がハイにラッチさ
れてトランジスタTr42が導通し、リセット出力（RS
T1,RST2）がローになると共に、ラッチ回路41のQ1出力
がハイとなってトランジスタTr41が導通し、コンデンサ
C4はほぼ瞬時に放電される。従って、充電電圧は直ぐに
Vref1により低くなるため、コンパレータ43の出力も直
ぐにローとなり、ラッチ回路42のS2入力及びオア回路45
のＢ入力も短時間でローに戻る。
コンデンサC4がVref2まで充電されると、上記同様に
コンパレータ44の出力がハイとなり、ラッチ回路41,42
のR1,R2入力がハイとなり、トランジスタTr41,Tr42がオ
フとなってコンデンサC4の充電が開始されると同時に、
リセット出力（RST1,RST2）がハイとなる（τ４）。
コンパレータ44の出力がハイとなり、ラッチ回路41,42
のR1,R2入力がハイとなり、トランジスタTr41,Tr42がオ
フとなってコンデンサC4の充電が開始されると同時に、
リセット出力（RST1,RST2）がハイとなる（τ４）。
上記のように、オア回路45のＢ入力及びラッチ回路42
のS2入力は、コンデンアC4を放電させ（即ち積分タイマ
をリセットする）、リセット信号（RST1RST2）をオン
（ロー）にする作用をなすが、コンデンサC4の放電は前
述のウォッチドッグパルス遮断回路3,5よりオア回路45
に供給されるウォッチドッグパルス同期信号A1,A2によ
っても起動される。即ち、例えば第５図の時点τ５にお
いてウォッチドッグパルス同期信号A1,A2が入力される
と、ラッチ回路41のＱ出力がハイとなり、トランジスタ
Tr41を介してコンデンサC4を瞬時にVref2まで放電さ
れ、その瞬間から上記同様に再度充電を開始する。そし
て、この充電電圧がVref1に達する前のτ６で次のウォ
ッチドッグパルス同期信号A1,A2が入力されると、ラッ
チ回路42のS2入力がハイとなることなく、即ちウォッチ
ドッグタイマ回路がリセット信号（RST1,RST2）を出
力することなく、コンデンサC4よりなる積分タイマはリ
セットされる。
のS2入力は、コンデンアC4を放電させ（即ち積分タイマ
をリセットする）、リセット信号（RST1RST2）をオン
（ロー）にする作用をなすが、コンデンサC4の放電は前
述のウォッチドッグパルス遮断回路3,5よりオア回路45
に供給されるウォッチドッグパルス同期信号A1,A2によ
っても起動される。即ち、例えば第５図の時点τ５にお
いてウォッチドッグパルス同期信号A1,A2が入力される
と、ラッチ回路41のＱ出力がハイとなり、トランジスタ
Tr41を介してコンデンサC4を瞬時にVref2まで放電さ
れ、その瞬間から上記同様に再度充電を開始する。そし
て、この充電電圧がVref1に達する前のτ６で次のウォ
ッチドッグパルス同期信号A1,A2が入力されると、ラッ
チ回路42のS2入力がハイとなることなく、即ちウォッチ
ドッグタイマ回路がリセット信号（RST1,RST2）を出
力することなく、コンデンサC4よりなる積分タイマはリ
セットされる。
以後ウォッチドッグパルス同期信号A1,A2がコンデン
サC4の充電電圧がVref1に達し得ないような周期tbで入
力され続ければ、このウォッチドッグタイマ回路は、
A1,A2によりリセットされつつ上記の動作を繰り返し、
第1CPU1,第2CPU2へリセット信号RST1,RST2を出力するこ
とはない。しかし、τ７でウォッチドッグパルス同期信
号A1,A2が入力された後、コンデンサC4がVvef2まで放電
され、さらにVvef2まで充電される時間taが経過しても
（τ８）、その次のA1,A2が入力されないとコンパレー
タ43の出力がハイとなり、ラッチ回路42のS2入力がハイ
となって、第1CPU1,第2CPUへリセット信号RST1,RST2が
出力される。以後、ウォッチドッグタイマ回路は、τ９
でA1,A9が回復するまで、周期taでリセット信号RST1,RS
T2を出力し続ける。
サC4の充電電圧がVref1に達し得ないような周期tbで入
力され続ければ、このウォッチドッグタイマ回路は、
A1,A2によりリセットされつつ上記の動作を繰り返し、
第1CPU1,第2CPU2へリセット信号RST1,RST2を出力するこ
とはない。しかし、τ７でウォッチドッグパルス同期信
号A1,A2が入力された後、コンデンサC4がVvef2まで放電
され、さらにVvef2まで充電される時間taが経過しても
（τ８）、その次のA1,A2が入力されないとコンパレー
タ43の出力がハイとなり、ラッチ回路42のS2入力がハイ
となって、第1CPU1,第2CPUへリセット信号RST1,RST2が
出力される。以後、ウォッチドッグタイマ回路は、τ９
でA1,A9が回復するまで、周期taでリセット信号RST1,RS
T2を出力し続ける。
このウォッチドッグタイマ回路は、以上のようにして
第1CPU1,第2CPU2のウォッチドッグパルスを通じて各マ
イコンの動作を監視する。なお、上記の周期ta,tbの定
数設定は、例えばプログラムの作り方や、部品のばらつ
き、システムの要求等を考慮して行う。
第1CPU1,第2CPU2のウォッチドッグパルスを通じて各マ
イコンの動作を監視する。なお、上記の周期ta,tbの定
数設定は、例えばプログラムの作り方や、部品のばらつ
き、システムの要求等を考慮して行う。
この実施例のダブルマイコンシステムの暴走防止回路
は、通常の動作時には、上記の如く、第1CPU1,第2CPU2
からのウォッチドッグパルスをそれぞれ第1,第２ウォッ
チドッグタイマ回路4,6で監視し、異常があれば、ウォ
ッチドッグパルスが異常なマイコンにリセット信号を供
給して、リセット／再起動動作を繰返すと共に、互いに
他のリセット信号をデータ入力することにより、機能の
相互監視を行うことができる。
は、通常の動作時には、上記の如く、第1CPU1,第2CPU2
からのウォッチドッグパルスをそれぞれ第1,第２ウォッ
チドッグタイマ回路4,6で監視し、異常があれば、ウォ
ッチドッグパルスが異常なマイコンにリセット信号を供
給して、リセット／再起動動作を繰返すと共に、互いに
他のリセット信号をデータ入力することにより、機能の
相互監視を行うことができる。
また、第1,第２ウォッチドッグタイマ回路4,6が正常
に機能するか否かをチェックするには、例えばパワーオ
ン時等、随時、第６図に示すごとく、各ウォッチドッグ
タイマ回路4,6の設定タイムアップ時間（第５図のt8）
より持続時間の長いウォッチドッグテスト信号WT1,WT2
を第1CPU1,第2CPU2よりそれぞれ第2,第１ウォッチドッ
グパルス遮断回路5,3へ供給してウォッチドッグパルス
同期信号A2,A1の第2,第１ウォッチドッグタイマ回路6,4
への入力を遮断し、この間に各ウォッチドッグタイマ回
路のタイムアップによりリセット信号（RST1,RST2）
が第1CPU1,第2CPU2に出力されるかどうかをそれぞれ第2
CPU2,第1CPU1で監視する。この場合、WT1,WT2が入力さ
れてから各ウォッチドッグタイマ回路がタイムアップす
るまでの時間tWA及びその時点からコンデンサC4がVref2
まで放電してリセット信号Ｒが解除され、各マイコンが
再起動されるまでの時間tR等を互いに他のマイコン側で
計測し診断に供する。この計測は、リセット信号Ｒを互
いに他のマイコンに直接入力して内部ソフトタイマーで
行っても良いが、マイコンのハードタイマーを入力でラ
ッチし、入力割込みとしてソフトで読むか、あるいは外
部に実時間タイマーを設けることにより行うこともでき
る。
に機能するか否かをチェックするには、例えばパワーオ
ン時等、随時、第６図に示すごとく、各ウォッチドッグ
タイマ回路4,6の設定タイムアップ時間（第５図のt8）
より持続時間の長いウォッチドッグテスト信号WT1,WT2
を第1CPU1,第2CPU2よりそれぞれ第2,第１ウォッチドッ
グパルス遮断回路5,3へ供給してウォッチドッグパルス
同期信号A2,A1の第2,第１ウォッチドッグタイマ回路6,4
への入力を遮断し、この間に各ウォッチドッグタイマ回
路のタイムアップによりリセット信号（RST1,RST2）
が第1CPU1,第2CPU2に出力されるかどうかをそれぞれ第2
CPU2,第1CPU1で監視する。この場合、WT1,WT2が入力さ
れてから各ウォッチドッグタイマ回路がタイムアップす
るまでの時間tWA及びその時点からコンデンサC4がVref2
まで放電してリセット信号Ｒが解除され、各マイコンが
再起動されるまでの時間tR等を互いに他のマイコン側で
計測し診断に供する。この計測は、リセット信号Ｒを互
いに他のマイコンに直接入力して内部ソフトタイマーで
行っても良いが、マイコンのハードタイマーを入力でラ
ッチし、入力割込みとしてソフトで読むか、あるいは外
部に実時間タイマーを設けることにより行うこともでき
る。
以上詳細に説明したように、この発明によるダイブル
マイコンシステムの暴走防止回路は、各マイコンにそれ
ぞれ個別にウォッチドッグタイマ回路を設けると共に、
互いに他のマイコンからのウォッチドッグテスト信号に
より動作するウォッチドッグパルス遮断回路をそれぞれ
設け、さらにウォッチドッグタイマ回路のリセット信号
出力を互いに他のマイコン側でモニタするようにしたた
め、ウォッチドッグタイマ回路の自己診断が可能であ
り、互いに他のマイコンがリセットされたことを検知し
て、原因の検討、推測、制御の中断等を行うことができ
るため、ダブルマイコンシステムの信頼性及び動作性能
を少なからず向上し得るものである。
マイコンシステムの暴走防止回路は、各マイコンにそれ
ぞれ個別にウォッチドッグタイマ回路を設けると共に、
互いに他のマイコンからのウォッチドッグテスト信号に
より動作するウォッチドッグパルス遮断回路をそれぞれ
設け、さらにウォッチドッグタイマ回路のリセット信号
出力を互いに他のマイコン側でモニタするようにしたた
め、ウォッチドッグタイマ回路の自己診断が可能であ
り、互いに他のマイコンがリセットされたことを検知し
て、原因の検討、推測、制御の中断等を行うことができ
るため、ダブルマイコンシステムの信頼性及び動作性能
を少なからず向上し得るものである。
第１図はこの発明によるダブルマインコンシステムの暴
走防止回路の一実施例の構成を示すブロック図、第２図
はそのウォッチドッグパルス遮断回路の具体的回路構成
の一例の回路図、第３図はその動作を説明するためのタ
イミング図、第４図は上記実施例におけるウォッチドッ
グタイマ回路の具体的構成の一例を示す回路図、第５図
はその動作を説明するためのタイミング図、第６図は上
記実施例におけるウォッチドッグタイマ回路の自己診断
動作を説明するためのタイミング図である。 １……第１マイクロコンピュータ（CPU）、 ２……第２マイクロコンピュータ（CPU）、 ３……第１ウォッチドッグパルス遮断回路、 ４……第１ウォッチドッグタイマ回路、 ５……第２ウォッチドッグパルス遮断回路、 ６……第２ウォッチドッグタイマ回路、 RST1,RST2……リセット信号（端子）、 W1,W2……ウォッチドッグパルス、 WT1,WT1……ウォッチドッグテスト信号、 DP1,DP2……データポート。
走防止回路の一実施例の構成を示すブロック図、第２図
はそのウォッチドッグパルス遮断回路の具体的回路構成
の一例の回路図、第３図はその動作を説明するためのタ
イミング図、第４図は上記実施例におけるウォッチドッ
グタイマ回路の具体的構成の一例を示す回路図、第５図
はその動作を説明するためのタイミング図、第６図は上
記実施例におけるウォッチドッグタイマ回路の自己診断
動作を説明するためのタイミング図である。 １……第１マイクロコンピュータ（CPU）、 ２……第２マイクロコンピュータ（CPU）、 ３……第１ウォッチドッグパルス遮断回路、 ４……第１ウォッチドッグタイマ回路、 ５……第２ウォッチドッグパルス遮断回路、 ６……第２ウォッチドッグタイマ回路、 RST1,RST2……リセット信号（端子）、 W1,W2……ウォッチドッグパルス、 WT1,WT1……ウォッチドッグテスト信号、 DP1,DP2……データポート。
Claims (2)
- 【請求項１】それぞれ同一のプログラムを格納してほぼ
同じクロック速度の別個のクロックソースに従い作動す
る、互いに他のマイクロコンピュータの制御情報をモニ
タし、その情報に基づき互いの動作状況を相互監視しな
がら共通の制御対象を制御する第１及び第２のマイクロ
コンピュータを具備したダブルマイコンシステム暴走防
止回路において： 上記第１及び第２マイクロコンピュータからのウォッチ
ドッグパルスを監視して各マイクロコンピュータの暴走
を検知し、その暴走検知の時点で第１及び第２マイクロ
コンピュータへそれぞれリセット信号を出力する第１及
び第２のウォッチドッグタイマ回路と； 上記第２マイクロコンピュータからのウォッチドッグテ
スト信号に応動して上記第１マイクロコンピュータから
第１ウォッチドッグタイマ回路へのウォッチドッグパル
スの供給を遮断する第１ウォッチドッグパルス遮断回路
と； 上記第１マイクロコンピュータからのウォッチドッグテ
スト信号に応動して上記第２マイクロコンピュータから
第２ウォッチドッグタイマ回路へのウォッチドッグパル
スの供給を遮断する第２ウォッチドッグパルス遮断回路
と； を具備し、上記各ウォッチドッグテスト信号入力に対す
る第１及び第２ウォッチドッグタイマ回路の各リセット
信号出力をそれぞれ第２及び第１マイクロコンピュータ
側でモニタすることにより、互いに他のマイクロコンピ
ュータのウォッチドッグタイマ回路の機能が正常か否か
を判定するようにしたことを特徴とするダブルマイコン
システムの暴走防止回路。 - 【請求項２】前記第１及び第２ウォッチドッグタイマ回
路から第１及び第２マイクロコンピュータへのリセット
信号出力をそれぞれ第２及び第１マイクロコンピュータ
へデータ入力し、その各入力データを評価することによ
り互いに他のマイクロコンピュータのウォッチドッグタ
イマ回路の機能が正常であるか否かを判定するようにし
たことを特徴とする請求項１記載のダブルマイコンシス
テムの暴走防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130768A JP2593915B2 (ja) | 1988-05-27 | 1988-05-27 | ダブルマイコンシステム暴走防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130768A JP2593915B2 (ja) | 1988-05-27 | 1988-05-27 | ダブルマイコンシステム暴走防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01298446A JPH01298446A (ja) | 1989-12-01 |
| JP2593915B2 true JP2593915B2 (ja) | 1997-03-26 |
Family
ID=15042198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130768A Expired - Fee Related JP2593915B2 (ja) | 1988-05-27 | 1988-05-27 | ダブルマイコンシステム暴走防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2593915B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556156B2 (ja) * | 1990-01-23 | 1996-11-20 | 三菱電機株式会社 | 車載用制御装置のマイクロコンピュータ暴走監視装置 |
| JPH06149604A (ja) * | 1992-11-11 | 1994-05-31 | Nissan Motor Co Ltd | 多重化システム |
| JP3616367B2 (ja) | 2001-10-24 | 2005-02-02 | 三菱電機株式会社 | 電子制御装置 |
| EP1843247A1 (en) * | 2005-01-25 | 2007-10-10 | Yokogawa Electric Corporation | Information processing system and information processing method |
| JP5618774B2 (ja) * | 2010-11-18 | 2014-11-05 | ローム株式会社 | 周波数監視回路 |
| CA2849383C (en) * | 2013-08-20 | 2016-06-07 | Yasunori Kimura | Construction machine controller |
| US20170269984A1 (en) * | 2016-03-18 | 2017-09-21 | Qualcomm Incorporated | Systems and methods for improved detection of processor hang and improved recovery from processor hang in a computing device |
| JP6839212B2 (ja) * | 2017-01-12 | 2021-03-03 | 日立Astemo株式会社 | 電子制御装置 |
| JP6984512B2 (ja) * | 2018-03-22 | 2021-12-22 | 株式会社デンソー | 電子制御装置 |
| JP7131431B2 (ja) | 2019-02-25 | 2022-09-06 | トヨタ自動車株式会社 | 制御装置およびそのリセット方法 |
| CN116880153B (zh) * | 2023-09-07 | 2024-01-09 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
-
1988
- 1988-05-27 JP JP63130768A patent/JP2593915B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01298446A (ja) | 1989-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6883123B2 (en) | Microprocessor runaway monitoring control circuit | |
| JP2593915B2 (ja) | ダブルマイコンシステム暴走防止回路 | |
| JPH09258821A (ja) | マイコン故障監視装置 | |
| US5440725A (en) | Microprocessor circuit arrangement with watchdog circuit | |
| US11010225B2 (en) | Electronic control unit including a break-output section configured to output a break signal to interrupt an input of a monitoring signal to an external monitoring circuit | |
| US7334167B2 (en) | Circuit for detection of internal microprocessor watchdog device execution and method for resetting microprocessor system | |
| JP4194748B2 (ja) | 演算制御装置 | |
| JPH11259340A (ja) | コンピュータの再起動制御回路 | |
| CN113535441A (zh) | 一种嵌入式系统故障诊断装置及方法 | |
| JP3163904B2 (ja) | 暴走監視機能付きｃｐｕ装置 | |
| CN116431377B (zh) | 一种看门狗电路 | |
| JPH08202589A (ja) | 情報処理装置及び故障診断方法 | |
| JP2659067B2 (ja) | マイクロコンピュータのリセット回路 | |
| JPH04283840A (ja) | 情報処理装置の診断方法 | |
| JP2536789Y2 (ja) | マイクロコンピュータシステムの誤動作防止装置 | |
| JPS622685Y2 (ja) | ||
| JPH0143650Y2 (ja) | ||
| US7080281B2 (en) | Method and circuit arrangement for monitoring the operation of a processor | |
| KR100309743B1 (ko) | 전자제어기의마이크로콘트롤러감시회로 | |
| JPS6362776B2 (ja) | ||
| JPH09212201A (ja) | 生産設備用制御回路 | |
| JPS62623B2 (ja) | ||
| JPH0289140A (ja) | リセット方式 | |
| JPS623346A (ja) | フエイルセ−フ回路付き制御装置 | |
| JPH05120075A (ja) | Ｃｐｕの暴走検出方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |