JP3163904B2 - 暴走監視機能付きｃｐｕ装置 - Google Patents
暴走監視機能付きｃｐｕ装置Info
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- JP3163904B2 JP3163904B2 JP13865894A JP13865894A JP3163904B2 JP 3163904 B2 JP3163904 B2 JP 3163904B2 JP 13865894 A JP13865894 A JP 13865894A JP 13865894 A JP13865894 A JP 13865894A JP 3163904 B2 JP3163904 B2 JP 3163904B2
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- interrupt
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵの暴走を簡単か
つ確実に検出できるようにした暴走監視機能付きＣＰＵ
装置に関する。
つ確実に検出できるようにした暴走監視機能付きＣＰＵ
装置に関する。
【０００２】
【従来の技術】図６に示す従来の暴走監視機能付きＣＰ
Ｕ装置１は、車載用電子機器に組み込まれたＣＰＵ２に
ウォッチドッグ回路３を接続し、ＣＰＵ２に動作異常が
発見された場合に直ちにウォッチドッグ回路３がリセッ
トをかける構成になっている。ＣＰＵ２は、動作プログ
ラムに規定されたメインジョブを実行するが、その途中
途中で内蔵タイマ（図示せず）により所定周期でタイマ
割り込みがかかるようになっている。また、タイマ割り
込み以外にも、外部の発振器３から送り込まれる動作プ
ログラム一巡処理時間よりも周期の短い診断パルスによ
っても割り込みがかかり、正常に動作している場合は割
り込み直後に出力ポートＰ１からウォッチドッグパルス
を出力する。このウォッチドッグパルスは、クリア入力
端子を介してウォッチドッグ回路４内に取り込まれて周
期判別され、周期異常が認められる場合はウォッチドッ
グ回路４のキャリー出力端子からＣＰＵ２のリセット入
力端子にリセット信号が送り込まれ、ＣＰＵ２はリセッ
トされる。
Ｕ装置１は、車載用電子機器に組み込まれたＣＰＵ２に
ウォッチドッグ回路３を接続し、ＣＰＵ２に動作異常が
発見された場合に直ちにウォッチドッグ回路３がリセッ
トをかける構成になっている。ＣＰＵ２は、動作プログ
ラムに規定されたメインジョブを実行するが、その途中
途中で内蔵タイマ（図示せず）により所定周期でタイマ
割り込みがかかるようになっている。また、タイマ割り
込み以外にも、外部の発振器３から送り込まれる動作プ
ログラム一巡処理時間よりも周期の短い診断パルスによ
っても割り込みがかかり、正常に動作している場合は割
り込み直後に出力ポートＰ１からウォッチドッグパルス
を出力する。このウォッチドッグパルスは、クリア入力
端子を介してウォッチドッグ回路４内に取り込まれて周
期判別され、周期異常が認められる場合はウォッチドッ
グ回路４のキャリー出力端子からＣＰＵ２のリセット入
力端子にリセット信号が送り込まれ、ＣＰＵ２はリセッ
トされる。
【０００３】本例に示されるウォッチドッグ回路４は、
一定周期のクロックパルスを計数するタイマ（図示せ
ず）を内蔵しており、ＣＰＵ２が正常に作動していると
きは、タイマがキャリー（桁上がり）出力を出す前にウ
ォッチドッグパルスによってタイマ値がクリアされる
が、ＣＰＵ２がプログラムを正規に処理できずに暴走し
ているような場合は、ウォッチドッグパルスが全く出力
されないか又は出力されても周期が長びくために、タイ
マがクリアされる前にキャリー出力がＣＰＵ２のリセッ
ト入力端子に供給され、これによりＣＰＵ２に対しリセ
ットがかかるようになっている。
一定周期のクロックパルスを計数するタイマ（図示せ
ず）を内蔵しており、ＣＰＵ２が正常に作動していると
きは、タイマがキャリー（桁上がり）出力を出す前にウ
ォッチドッグパルスによってタイマ値がクリアされる
が、ＣＰＵ２がプログラムを正規に処理できずに暴走し
ているような場合は、ウォッチドッグパルスが全く出力
されないか又は出力されても周期が長びくために、タイ
マがクリアされる前にキャリー出力がＣＰＵ２のリセッ
ト入力端子に供給され、これによりＣＰＵ２に対しリセ
ットがかかるようになっている。
【０００４】
【発明が解決しようとする課題】上記従来の暴走監視機
能付きＣＰＵ装置１は、ＣＰＵ２が出力するウォッチド
ッグパルスの周期が長くなる故障か、或いはウォッチド
ッグパルスが全く出力されない故障については、キャリ
ー出力端子から出力されるリセット信号によりＣＰＵ２
はリセットされるが、ウォッチドッグパルスの周期が短
くなる故障、すなわちＣＰＵ２が割り込み入力端子への
割り込み入力に関係なくウォッチドッグパルスを出力す
る暴走等が発生したりすると、リセット信号が出力され
る前にタイマがクリアされ続けてしまうため、いつまで
もＣＰＵ２に対してリセットがかからず、異常を発見で
きないといった課題があった。また、上記従来の暴走監
視機能付きＣＰＵ装置１は、ＣＰＵ２の割り込み入力ポ
ートＩＮＴＰに発振器３を接続し、動作プログラム一巡
処理時間よりも短い周期で診断パルスを入力するため、
発振器３には発振周波数の高いものが要求され、また厳
密なエッジ検出は通常の入力ポート経由ではできないた
め、ＣＰＵ２に備わった複数の割り込み入力ポートＩＮ
ＴＰのうちの一つを診断パルスのエッジ検出用に明け渡
さねばならず、このため従来の暴走監視機能付きＣＰＵ
装置１は、割り込み入力ポート数に制約のある低機能Ｃ
ＰＵ２を用いる場合には適用できないといった課題があ
った。
能付きＣＰＵ装置１は、ＣＰＵ２が出力するウォッチド
ッグパルスの周期が長くなる故障か、或いはウォッチド
ッグパルスが全く出力されない故障については、キャリ
ー出力端子から出力されるリセット信号によりＣＰＵ２
はリセットされるが、ウォッチドッグパルスの周期が短
くなる故障、すなわちＣＰＵ２が割り込み入力端子への
割り込み入力に関係なくウォッチドッグパルスを出力す
る暴走等が発生したりすると、リセット信号が出力され
る前にタイマがクリアされ続けてしまうため、いつまで
もＣＰＵ２に対してリセットがかからず、異常を発見で
きないといった課題があった。また、上記従来の暴走監
視機能付きＣＰＵ装置１は、ＣＰＵ２の割り込み入力ポ
ートＩＮＴＰに発振器３を接続し、動作プログラム一巡
処理時間よりも短い周期で診断パルスを入力するため、
発振器３には発振周波数の高いものが要求され、また厳
密なエッジ検出は通常の入力ポート経由ではできないた
め、ＣＰＵ２に備わった複数の割り込み入力ポートＩＮ
ＴＰのうちの一つを診断パルスのエッジ検出用に明け渡
さねばならず、このため従来の暴走監視機能付きＣＰＵ
装置１は、割り込み入力ポート数に制約のある低機能Ｃ
ＰＵ２を用いる場合には適用できないといった課題があ
った。
【０００５】また、ＣＰＵの暴走をより本格的に監視す
るため、例えば図７に示す従来の暴走監視機能付きＣＰ
Ｕ装置１１のように、ＣＰＵ１２の暴走監視用に専用の
監視用ＣＰＵ１３を用いるものも知られている。同装置
１１の場合、ＣＰＵ１２の動作プログラムが複数のブロ
ックに分割してあり、各ブロックごとに必ず通過しなけ
ればならないステップの処理が完了するつどフラグを立
て、動作プログラムを一巡処理し終えた時点で全てのフ
ラグデータを専用のデータバス１４を介してＣＰＵ１２
から監視用ＣＰＵ１３に送り出す。このとき、監視用Ｃ
ＰＵ１３は、データバス１４を介して送り込まれた全フ
ラグデータを解析して診断に当たり、診断の結果異常が
発見された場合、直ちにリセット信号を発してＣＰＵ１
２をリセットするようになっていた。しかしながら、こ
の種の暴走監視機能付きＣＰＵ装置１１は、動作プログ
ラムを一巡処理し終えた時点で、動作プログラム消化経
過を診断するため全てのフラグデータを解析しなければ
ならず、またフラグデータの送信に用いるためＰＵ１２
と監視用ＣＰＵ１３を専用のデータバスで接続しなけれ
ばならないだけでなく、監視用ＣＰＵ１３には収集した
フラグデータを解析する解析能力も要求されるため、全
体の回路構成が複雑化するといった課題を抱えるもので
あった。
るため、例えば図７に示す従来の暴走監視機能付きＣＰ
Ｕ装置１１のように、ＣＰＵ１２の暴走監視用に専用の
監視用ＣＰＵ１３を用いるものも知られている。同装置
１１の場合、ＣＰＵ１２の動作プログラムが複数のブロ
ックに分割してあり、各ブロックごとに必ず通過しなけ
ればならないステップの処理が完了するつどフラグを立
て、動作プログラムを一巡処理し終えた時点で全てのフ
ラグデータを専用のデータバス１４を介してＣＰＵ１２
から監視用ＣＰＵ１３に送り出す。このとき、監視用Ｃ
ＰＵ１３は、データバス１４を介して送り込まれた全フ
ラグデータを解析して診断に当たり、診断の結果異常が
発見された場合、直ちにリセット信号を発してＣＰＵ１
２をリセットするようになっていた。しかしながら、こ
の種の暴走監視機能付きＣＰＵ装置１１は、動作プログ
ラムを一巡処理し終えた時点で、動作プログラム消化経
過を診断するため全てのフラグデータを解析しなければ
ならず、またフラグデータの送信に用いるためＰＵ１２
と監視用ＣＰＵ１３を専用のデータバスで接続しなけれ
ばならないだけでなく、監視用ＣＰＵ１３には収集した
フラグデータを解析する解析能力も要求されるため、全
体の回路構成が複雑化するといった課題を抱えるもので
あった。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決したものであり、所定の割り込み周期で割り込み処理
を実行するとともに、該割り込み処理の最後にウォッチ
ドッグパルスを外部出力し、該割り込み処理期間中は外
部クロック入力ポートが同一信号レベルである限り前記
割り込み処理のつど割り込み回数を歩進計数するととも
に、該外部クロック入力ポートの信号レベル反転を受け
て前記割り込み回数計数値を零リセットし、かつ前記割
り込み処理の開始時点で前記割り込み回数計数値をしき
い値判別し、該割り込み回数計数値が規定範囲を逸脱す
る場合は割り込み処理をせずに異常処理に移行するＣＰ
Ｕと、該ＣＰＵの前記外部クロック入力ポートに前記割
り込み周期よりも十分大きな周期の外部クロックを入力
する発振器と、前記ＣＰＵが外部出力するウォッチドッ
グパルスの周期を監視し、周期異常があれば前記ＣＰＵ
をリセットするウォッチドッグ回路とを具備したことを
特徴とするものである。
決したものであり、所定の割り込み周期で割り込み処理
を実行するとともに、該割り込み処理の最後にウォッチ
ドッグパルスを外部出力し、該割り込み処理期間中は外
部クロック入力ポートが同一信号レベルである限り前記
割り込み処理のつど割り込み回数を歩進計数するととも
に、該外部クロック入力ポートの信号レベル反転を受け
て前記割り込み回数計数値を零リセットし、かつ前記割
り込み処理の開始時点で前記割り込み回数計数値をしき
い値判別し、該割り込み回数計数値が規定範囲を逸脱す
る場合は割り込み処理をせずに異常処理に移行するＣＰ
Ｕと、該ＣＰＵの前記外部クロック入力ポートに前記割
り込み周期よりも十分大きな周期の外部クロックを入力
する発振器と、前記ＣＰＵが外部出力するウォッチドッ
グパルスの周期を監視し、周期異常があれば前記ＣＰＵ
をリセットするウォッチドッグ回路とを具備したことを
特徴とするものである。
【０００７】なお、本発明に関連する発明は、複数のブ
ロックが処理順に並ぶプログラムを実行し、そのさいに
該各ブロックを消化するつどフラグを立て、一巡処理を
終えた時点でフラグ総数を規定値と比較し、該フラグ総
数が規定値に一致する場合にだけウォッチドッグパルス
出力ポートからウォッチドッグパルスを外部出力するＣ
ＰＵと、該ＣＰＵが外部出力するウォッチドッグパルス
の周期を監視し、周期異常があれば前記ＣＰＵをリセッ
トするウォッチドッグ回路とを具備したことを特徴とす
るものである。
ロックが処理順に並ぶプログラムを実行し、そのさいに
該各ブロックを消化するつどフラグを立て、一巡処理を
終えた時点でフラグ総数を規定値と比較し、該フラグ総
数が規定値に一致する場合にだけウォッチドッグパルス
出力ポートからウォッチドッグパルスを外部出力するＣ
ＰＵと、該ＣＰＵが外部出力するウォッチドッグパルス
の周期を監視し、周期異常があれば前記ＣＰＵをリセッ
トするウォッチドッグ回路とを具備したことを特徴とす
るものである。
【０００８】
【実施例】以下、本発明の実施例について、図１ないし
図５を参照して説明する。図１は、本発明の暴走監視機
能付きＣＰＵ装置の一実施例を示す回路ブロック図、図
２は、図１に示した回路各部の信号波形図、図３は、図
１に示したＣＰＵによる割り込み処理動作を説明するた
めのフローチャートである。
図５を参照して説明する。図１は、本発明の暴走監視機
能付きＣＰＵ装置の一実施例を示す回路ブロック図、図
２は、図１に示した回路各部の信号波形図、図３は、図
１に示したＣＰＵによる割り込み処理動作を説明するた
めのフローチャートである。
【０００９】図１に示す暴走監視機能付きＣＰＵ装置２
１は、例えば車載用電子制御ユニットに用いるＣＰＵ２
２を中心に、ＣＰＵ２２の暴走を監視して暴走を防止す
るために用いられる発振器２３やウォッチドッグ回路２
４等を配置して構成されている。ＣＰＵ２２は、予めロ
ード済みの動作プログラムに従ってメインジョブを実行
するとともに、タイマ割り込みにより所定周期で各種の
割り込み処理を実行する。また、ＣＰＵ２２は、割り込
み処理を行うつど割り込み回数を歩進計数するカウンタ
２５を内蔵している。このカウンタ２５は、外部クロッ
ク入力ポートに供給される外部クロックのエッジ部分で
計数値を零リセットされ、再び零から割り込み回数の計
数を再開する。また、ＣＰＵ２２は、カウンタ２５によ
って計数された割り込み回数ｎが規定範囲（Ｎｍｉｎ≦
ｎ≦Ｎｍａｘ）内にある場合にのみ、カウンタ２５のイ
ンクリメント又はリセットを受けてウォッチドッグパル
ス出力ポートＰ１からウォッチドッグパルスを外部出力
するようになっている。
１は、例えば車載用電子制御ユニットに用いるＣＰＵ２
２を中心に、ＣＰＵ２２の暴走を監視して暴走を防止す
るために用いられる発振器２３やウォッチドッグ回路２
４等を配置して構成されている。ＣＰＵ２２は、予めロ
ード済みの動作プログラムに従ってメインジョブを実行
するとともに、タイマ割り込みにより所定周期で各種の
割り込み処理を実行する。また、ＣＰＵ２２は、割り込
み処理を行うつど割り込み回数を歩進計数するカウンタ
２５を内蔵している。このカウンタ２５は、外部クロッ
ク入力ポートに供給される外部クロックのエッジ部分で
計数値を零リセットされ、再び零から割り込み回数の計
数を再開する。また、ＣＰＵ２２は、カウンタ２５によ
って計数された割り込み回数ｎが規定範囲（Ｎｍｉｎ≦
ｎ≦Ｎｍａｘ）内にある場合にのみ、カウンタ２５のイ
ンクリメント又はリセットを受けてウォッチドッグパル
ス出力ポートＰ１からウォッチドッグパルスを外部出力
するようになっている。
【００１０】発振器２３は、ＣＰＵ２２の外部クロック
入力ポートＰ０に前記タイマ割り込み周期よりも十分大
きな周期の外部クロックを送り込むものであり、例えば
５０ｍｓ程度の周期でハイレベルとロウレベルに交互に
切り替わる外部クロックを出力する。この外部クロック
は、ロウレベルからハイレベルへの切り替え時点すなわ
ち立ち上がりと、ハイレベルからロウレベルへの切り替
え時点すなわち立ち下がりとが重要な意味を有してお
り、ＣＰＵ２２がこの外部クロックの周期をタイマ割り
込み周期をもって計時することで暴走の有無が診断され
る。この計時動作は、外部クロックがハイレベルである
か又はロウレベルであるかだけを識別すればよいため、
エッジ検出のように信号レベルの変化を捕捉するための
時間微分を必要とせず、従って割り込み入力端子ではな
く通常の入力ポートＰ０においても可能である。すなわ
ち、外部クロック入力ポートＰ０のレベル検知だけで済
むため、比較的低機能のＣＰＵ２２にも発振器２３を接
続することができる。
入力ポートＰ０に前記タイマ割り込み周期よりも十分大
きな周期の外部クロックを送り込むものであり、例えば
５０ｍｓ程度の周期でハイレベルとロウレベルに交互に
切り替わる外部クロックを出力する。この外部クロック
は、ロウレベルからハイレベルへの切り替え時点すなわ
ち立ち上がりと、ハイレベルからロウレベルへの切り替
え時点すなわち立ち下がりとが重要な意味を有してお
り、ＣＰＵ２２がこの外部クロックの周期をタイマ割り
込み周期をもって計時することで暴走の有無が診断され
る。この計時動作は、外部クロックがハイレベルである
か又はロウレベルであるかだけを識別すればよいため、
エッジ検出のように信号レベルの変化を捕捉するための
時間微分を必要とせず、従って割り込み入力端子ではな
く通常の入力ポートＰ０においても可能である。すなわ
ち、外部クロック入力ポートＰ０のレベル検知だけで済
むため、比較的低機能のＣＰＵ２２にも発振器２３を接
続することができる。
【００１１】暴走監視にさいしては、まず図３に示すス
テップ（１０１）において、カウンタ２５の計数値ｎが
規定最大値Ｎｍａｘ以下か否かが判定される。この場
合、計数値ｎが規定最大値Ｎｍａｘを越える場合は、直
ちにステップ（１０２）における異常処理に移行し、ウ
ォッチドッグパルス出力ポートＰ１からウォッチドッグ
パルスの出力が停止するために、これを受けたウォッチ
ドッグ回路２４がＣＰＵ２２のリセット入力端子にリセ
ット信号を供給し、ＣＰＵ２２をリセットする。
テップ（１０１）において、カウンタ２５の計数値ｎが
規定最大値Ｎｍａｘ以下か否かが判定される。この場
合、計数値ｎが規定最大値Ｎｍａｘを越える場合は、直
ちにステップ（１０２）における異常処理に移行し、ウ
ォッチドッグパルス出力ポートＰ１からウォッチドッグ
パルスの出力が停止するために、これを受けたウォッチ
ドッグ回路２４がＣＰＵ２２のリセット入力端子にリセ
ット信号を供給し、ＣＰＵ２２をリセットする。
【００１２】一方、計数値ｎが規定最大値Ｎｍａｘ以下
である場合は、ステップ（１０３）において、１サイク
ルの割り込み処理を実行する。また、この割り込み処理
の実行と並行して、ステップ（１０４）に示したよう
に、外部クロック入力ポートＰ０をレベル検知する。そ
して、このときに外部クロック入力ポートＰ０のレベル
が変化していない場合は、図２（Ａ），（Ｂ）に示した
ように、判断ステップ（１０５）の判断肯定結果を受け
て、ステップ（１０６）において、カウンタ２５の計数
値に１を加算してインクリメントする。ただし、外部ク
ロック入力ポートＰ０におけるレベル変化から外部クロ
ックのエッジが検出された場合は、判断ステップ（１０
５）の判断肯定結果に続き、判断ステップ（１０７）に
移行する。そして、このときに計数値ｎが規定最小値Ｎ
ｍｉｎ以上であれば、続くステップ（１０８）において
カウンタ２５の計数値ｎを零リセットする。ただし、計
数値ｎが規定最小値Ｎｍｉｎに満たない場合は、ステッ
プ（１０９）における異常処理に移行する。このため、
ウォッチドッグパルス出力ポートＰ１からのウォッチド
ッグパルスの出力が停止し、これを受けたウォッチドッ
グ回路２４がＣＰＵ２２のリセット入力端子にリセット
信号を供給し、ＣＰＵ２２をリセットする。
である場合は、ステップ（１０３）において、１サイク
ルの割り込み処理を実行する。また、この割り込み処理
の実行と並行して、ステップ（１０４）に示したよう
に、外部クロック入力ポートＰ０をレベル検知する。そ
して、このときに外部クロック入力ポートＰ０のレベル
が変化していない場合は、図２（Ａ），（Ｂ）に示した
ように、判断ステップ（１０５）の判断肯定結果を受け
て、ステップ（１０６）において、カウンタ２５の計数
値に１を加算してインクリメントする。ただし、外部ク
ロック入力ポートＰ０におけるレベル変化から外部クロ
ックのエッジが検出された場合は、判断ステップ（１０
５）の判断肯定結果に続き、判断ステップ（１０７）に
移行する。そして、このときに計数値ｎが規定最小値Ｎ
ｍｉｎ以上であれば、続くステップ（１０８）において
カウンタ２５の計数値ｎを零リセットする。ただし、計
数値ｎが規定最小値Ｎｍｉｎに満たない場合は、ステッ
プ（１０９）における異常処理に移行する。このため、
ウォッチドッグパルス出力ポートＰ１からのウォッチド
ッグパルスの出力が停止し、これを受けたウォッチドッ
グ回路２４がＣＰＵ２２のリセット入力端子にリセット
信号を供給し、ＣＰＵ２２をリセットする。
【００１３】ステップ（１０６），（１０８）において
カウンタ２５の計数値をインクリメントするか又はリセ
ットし終えたあとは、最後のステップ（１１０）におい
てウォッチドッグパルスを出力し、割り込み処理を終了
する。従って、割り込み処理が正規に行われるつど、図
２（Ｃ）に示したように、ここでは割り込み処理２回に
１回の割りでウォッチドッグ回路２４に対しウォッチド
ッグパルスが出力される。従って、割り込み周期の２倍
の周期で出力されるウォッチドッグパルスが１回でも欠
落すれば、ウォッチドッグ回路２４はこれをウォッチド
ッグパルスの周期異常として捕らえ、直ちにリセット信
号を発することができる。
カウンタ２５の計数値をインクリメントするか又はリセ
ットし終えたあとは、最後のステップ（１１０）におい
てウォッチドッグパルスを出力し、割り込み処理を終了
する。従って、割り込み処理が正規に行われるつど、図
２（Ｃ）に示したように、ここでは割り込み処理２回に
１回の割りでウォッチドッグ回路２４に対しウォッチド
ッグパルスが出力される。従って、割り込み周期の２倍
の周期で出力されるウォッチドッグパルスが１回でも欠
落すれば、ウォッチドッグ回路２４はこれをウォッチド
ッグパルスの周期異常として捕らえ、直ちにリセット信
号を発することができる。
【００１４】このように、上記暴走監視機能付きＣＰＵ
装置２１によれば、暴走監視対象であるＣＰＵ２２の割
り込み周期よりも十分に長い周期の外部クロックが、ハ
イレベルからロウレベル或いはロウレベルからハイレベ
ルに切り替わるさいにレベル検知をもってエッジを検出
し、外部クロックのそれまでのハイレベル期間又はロウ
レベル期間に発生した割り込み回数ｎが規定範囲（Ｎｍ
ｉｎ≦ｎ≦Ｎｍａｘ）内にあるか否かをもって、ＣＰＵ
２２の動作を正常又は異常と判断することができる。ま
た、発振器２３の発振周期は、ＣＰＵ２２の動作プログ
ラムが１周する時間に合わせればよく、従って高速の発
振動作は不要である。また、ＣＰＵ２２も外部クロック
のレベルが変化したことをもってカウンタ２５の計数値
を零リセットすればよいため、外部クロックをエッジ検
出機能をもった割り込み入力ポートへではなく信号レベ
ルの違いを検出することのできる通常の入力ポートＰ０
に接続することができ、これによりＣＰＵ２２の割り込
み入力ポートＩＮＴＰを暴走監視から解放することがで
きる。さらに、ＣＰＵ２２は、割り込み処理に入った直
後にカウンタ２５の計数値ｎをもって異常判定を行った
のち、カウンタ２５のインクリメント又はリセットを受
けてウォッチドッグパルスを出力するため、異常判定は
なされなかったもののウォッチドッグパルスを出力しな
いといったＣＰＵ２２の処理異常についても、その場で
検知することが可能であり、ポート数に制約のある比較
的安価なＣＰＵ２２に適用した場合に効用が大である。
装置２１によれば、暴走監視対象であるＣＰＵ２２の割
り込み周期よりも十分に長い周期の外部クロックが、ハ
イレベルからロウレベル或いはロウレベルからハイレベ
ルに切り替わるさいにレベル検知をもってエッジを検出
し、外部クロックのそれまでのハイレベル期間又はロウ
レベル期間に発生した割り込み回数ｎが規定範囲（Ｎｍ
ｉｎ≦ｎ≦Ｎｍａｘ）内にあるか否かをもって、ＣＰＵ
２２の動作を正常又は異常と判断することができる。ま
た、発振器２３の発振周期は、ＣＰＵ２２の動作プログ
ラムが１周する時間に合わせればよく、従って高速の発
振動作は不要である。また、ＣＰＵ２２も外部クロック
のレベルが変化したことをもってカウンタ２５の計数値
を零リセットすればよいため、外部クロックをエッジ検
出機能をもった割り込み入力ポートへではなく信号レベ
ルの違いを検出することのできる通常の入力ポートＰ０
に接続することができ、これによりＣＰＵ２２の割り込
み入力ポートＩＮＴＰを暴走監視から解放することがで
きる。さらに、ＣＰＵ２２は、割り込み処理に入った直
後にカウンタ２５の計数値ｎをもって異常判定を行った
のち、カウンタ２５のインクリメント又はリセットを受
けてウォッチドッグパルスを出力するため、異常判定は
なされなかったもののウォッチドッグパルスを出力しな
いといったＣＰＵ２２の処理異常についても、その場で
検知することが可能であり、ポート数に制約のある比較
的安価なＣＰＵ２２に適用した場合に効用が大である。
【００１５】図４に示す暴走監視機能付きＣＰＵ装置３
１は、ＣＰＵ３２の動作プログラムを１〜ｎのブロック
に分割し、各ブロックごとに必ず通過するステップにフ
ラグをセットする箇所が設けてある。ＣＰＵ３２は、各
ブロックを消化するつどフラグを立て、一巡処理を終え
た時点でフラグ総数を規定値と比較し、フラグ総数が規
定値ｎに一致する場合にだけウォッチドッグパルス出力
ポートＰ１からウォッチドッグパルスを外部出力する。
また、ＣＰＵ３２が外部出力するウォッチドッグパルス
は、信号線３３を介してウォッチドッグ回路３４に送り
出されるようになっており、ウォッチドッグ回路３４が
ウォッチドッグパルスの周期異常を発見したときにＣＰ
Ｕ３２はリセットされる。
１は、ＣＰＵ３２の動作プログラムを１〜ｎのブロック
に分割し、各ブロックごとに必ず通過するステップにフ
ラグをセットする箇所が設けてある。ＣＰＵ３２は、各
ブロックを消化するつどフラグを立て、一巡処理を終え
た時点でフラグ総数を規定値と比較し、フラグ総数が規
定値ｎに一致する場合にだけウォッチドッグパルス出力
ポートＰ１からウォッチドッグパルスを外部出力する。
また、ＣＰＵ３２が外部出力するウォッチドッグパルス
は、信号線３３を介してウォッチドッグ回路３４に送り
出されるようになっており、ウォッチドッグ回路３４が
ウォッチドッグパルスの周期異常を発見したときにＣＰ
Ｕ３２はリセットされる。
【００１６】すなわち、ＣＰＵ３２が正常に動作してい
る場合は、図５に示したように、ｎ個のブロックに分割
された動作プログラムをブロックごとに順調に処理し終
えた時点で、各ブロックを処理するつど立てられるフラ
グの総数はｎに達する。このため、判断ステップ（ｎ＋
１）における判断が肯定され、出力ポートＰ１からウォ
ッチドッグパルスが出力される。ただし、フラグ総数が
ｎに達しておらず、判断ステップ（ｎ＋１）における判
断が否定された場合は、ウォッチドッグパルスが得られ
ず、そのためウォッチドッグ回路３４によってＣＰＵ３
２はリセットされる。この暴走監視機能付きＣＰＵ装置
３１は、ＣＰＵ３２自身に自らが個々のブロックを処理
するつど立てたフラグの総数を計数させ、その計数値が
規定値ｎに一致するかどうかの判断までをＣＰＵ３２に
任せることにより、ウォッチドッグ回路３４とＣＰＵ３
２をデータバスではなくウォッチドッグパルス用に１本
の信号線３３で結ぶことができ、これにより全体の回路
構成を簡単化することができる。
る場合は、図５に示したように、ｎ個のブロックに分割
された動作プログラムをブロックごとに順調に処理し終
えた時点で、各ブロックを処理するつど立てられるフラ
グの総数はｎに達する。このため、判断ステップ（ｎ＋
１）における判断が肯定され、出力ポートＰ１からウォ
ッチドッグパルスが出力される。ただし、フラグ総数が
ｎに達しておらず、判断ステップ（ｎ＋１）における判
断が否定された場合は、ウォッチドッグパルスが得られ
ず、そのためウォッチドッグ回路３４によってＣＰＵ３
２はリセットされる。この暴走監視機能付きＣＰＵ装置
３１は、ＣＰＵ３２自身に自らが個々のブロックを処理
するつど立てたフラグの総数を計数させ、その計数値が
規定値ｎに一致するかどうかの判断までをＣＰＵ３２に
任せることにより、ウォッチドッグ回路３４とＣＰＵ３
２をデータバスではなくウォッチドッグパルス用に１本
の信号線３３で結ぶことができ、これにより全体の回路
構成を簡単化することができる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
暴走監視対象であるＣＰＵの割り込み周期よりも十分に
長い周期の外部クロックが、ハイレベルからロウレベル
或いはロウレベルからハイレベルに切り替わるさいのレ
ベル変化を見てエッジを検出し、外部クロックのそれま
でのハイレベル期間又はロウレベル期間に発生した割り
込み回数が規定回数に一致するか否かをもって、ＣＰＵ
の動作を正常又は異常と判断する構成としたから、発振
器の発振周期はＣＰＵの動作プログラムが１周する時間
に合わせればよく、従って高速の発振動作は不要であ
り、またＣＰＵも外部クロックのレベル検出をもってカ
ウンタの計数値を零リセットすればよいため、外部クロ
ックを生成する発振器をエッジ検出機能をもった割り込
み入力ポートへではなく信号レベルの違いを検出するこ
とのできる通常の入力ポートに接続することができ、こ
れによりＣＰＵの割り込み入力ポートを暴走監視から解
放することができ、またＣＰＵは、割り込み処理に入っ
た直後にカウンタの計数値をもって異常判定を行ったの
ち、カウンタのインクリメント又はリセットを受けてウ
ォッチドッグパルスを出力するため、異常判定はなされ
なかったもののウォッチドッグパルスを出力しないとい
ったＣＰＵの処理異常についても、直ちに検知すること
が可能であり、ポート数に制約のある比較的低機能のＣ
ＰＵを用いる場合等に特に適する等の優れた効果を奏す
る。
暴走監視対象であるＣＰＵの割り込み周期よりも十分に
長い周期の外部クロックが、ハイレベルからロウレベル
或いはロウレベルからハイレベルに切り替わるさいのレ
ベル変化を見てエッジを検出し、外部クロックのそれま
でのハイレベル期間又はロウレベル期間に発生した割り
込み回数が規定回数に一致するか否かをもって、ＣＰＵ
の動作を正常又は異常と判断する構成としたから、発振
器の発振周期はＣＰＵの動作プログラムが１周する時間
に合わせればよく、従って高速の発振動作は不要であ
り、またＣＰＵも外部クロックのレベル検出をもってカ
ウンタの計数値を零リセットすればよいため、外部クロ
ックを生成する発振器をエッジ検出機能をもった割り込
み入力ポートへではなく信号レベルの違いを検出するこ
とのできる通常の入力ポートに接続することができ、こ
れによりＣＰＵの割り込み入力ポートを暴走監視から解
放することができ、またＣＰＵは、割り込み処理に入っ
た直後にカウンタの計数値をもって異常判定を行ったの
ち、カウンタのインクリメント又はリセットを受けてウ
ォッチドッグパルスを出力するため、異常判定はなされ
なかったもののウォッチドッグパルスを出力しないとい
ったＣＰＵの処理異常についても、直ちに検知すること
が可能であり、ポート数に制約のある比較的低機能のＣ
ＰＵを用いる場合等に特に適する等の優れた効果を奏す
る。
【００１８】なお、本発明に関連する発明は、暴走監視
対象であるＣＰＵが、複数のブロックが処理順に並ぶプ
ログラムを実行し、そのさいに該各ブロックを消化する
つどフラグを立て、一巡処理を終えた時点でフラグ総数
を規定値と比較し、該フラグ総数が規定値に一致する場
合にだけウォッチドッグパルス出力ポートからウォッチ
ドッグパルスを外部出力し、ウォッチドッグ回路がこの
ウォッチドッグパルスの周期を監視し、周期異常があれ
ばＣＰＵをリセットする構成としたから、ＣＰＵ自身に
自らが個々のブロックを処理するつど立てたフラグの総
数を計数させ、その計数値が規定値に一致するかどうか
の判断までをＣＰＵに任せたことにより、ウォッチドッ
グ回路とＣＰＵをデータバスではなくウォッチドッグパ
ルス用に１本の信号線で結ぶだけでよく、これにより全
体の回路構成を簡単化し、特にポート数に制限のある低
機能ＣＰＵを監視する場合に適する等の優れた効果を奏
する。
対象であるＣＰＵが、複数のブロックが処理順に並ぶプ
ログラムを実行し、そのさいに該各ブロックを消化する
つどフラグを立て、一巡処理を終えた時点でフラグ総数
を規定値と比較し、該フラグ総数が規定値に一致する場
合にだけウォッチドッグパルス出力ポートからウォッチ
ドッグパルスを外部出力し、ウォッチドッグ回路がこの
ウォッチドッグパルスの周期を監視し、周期異常があれ
ばＣＰＵをリセットする構成としたから、ＣＰＵ自身に
自らが個々のブロックを処理するつど立てたフラグの総
数を計数させ、その計数値が規定値に一致するかどうか
の判断までをＣＰＵに任せたことにより、ウォッチドッ
グ回路とＣＰＵをデータバスではなくウォッチドッグパ
ルス用に１本の信号線で結ぶだけでよく、これにより全
体の回路構成を簡単化し、特にポート数に制限のある低
機能ＣＰＵを監視する場合に適する等の優れた効果を奏
する。
【図１】本発明の暴走監視機能付きＣＰＵ装置の一実施
例を示す概略回路ブロック図である。
例を示す概略回路ブロック図である。
【図２】図１に示した回路各部の信号波形図である。
【図３】図１に示したＣＰＵによる割り込み処理動作を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図４】本発明の暴走監視機能付きＣＰＵ装置の他の実
施例を示す概略回路ブロック図である。
施例を示す概略回路ブロック図である。
【図５】図４に示した暴走監視機能付きＣＰＵ装置の動
作を説明するためのフローチャートである。
作を説明するためのフローチャートである。
【図６】従来の暴走監視機能付きＣＰＵ装置の一例を示
す概略回路ブロック図である。
す概略回路ブロック図である。
【図７】従来の暴走監視機能付きＣＰＵ装置の他の一例
を示す概略回路ブロック図である。
を示す概略回路ブロック図である。
【符号の説明】 ２１，３１ 暴走監視機能付きＣＰＵ装置 ２２，３２ ＣＰＵ ２３ 発振器 ３３ 信号線 ２４，３４ ウォッチドッグ回路 ２５ カウンタ Ｐ０ 外部クロック入力ポート Ｐ１ ウォッチドッグパルス出力ポート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中江 一美 大阪府大阪市中央区城見一丁目４番24号 日本電気ホームエレクトロニクス株式 会社内 (56)参考文献 特開 昭64−14644（ＪＰ，Ａ) 特開 昭60−205757（ＪＰ，Ａ) 特開 平４−241642（ＪＰ，Ａ) 特開 平５−73361（ＪＰ，Ａ) 特開 平１−306935（ＪＰ，Ａ) 特開 昭61−271545（ＪＰ，Ａ) 特開 平６−195244（ＪＰ，Ａ) 特開 昭57−84369（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 - 11/36
Claims (1)
- 【請求項１】 所定の割り込み周期で割り込み処理を実
効するとともに、該割り込み処理の最後にウォッチドッ
グパルスを外部出力し、該割り込み処理期間中は外部ク
ロック入力ポートが同一信号レベルである限り前記割り
込み処理のつど割り込み回数を歩進計数するとともに、
該外部クロック入力ポートの信号レベル反転を受けて前
記割り込み回数計数値を零リセットし、かつ前記割り込
み処理の開始時点で前記割り込み回数計数値をしきい値
判別し、該割り込み回数計数値が規定範囲を逸脱する場
合は割り込み処理をせずに異常処理に移行するＣＰＵ
と、 該ＣＰＵの前記外部クロック入力ポートに前記割り込み
周期よりも十分大きな周期の外部クロックを入力する発
振器と、 前記ＣＰＵが外部出力するウォッチドッグパルスの周期
を監視し、周期異常があれば前記ＣＰＵをリセットする
ウォッチドッグ回路とを具備したことを特徴とする暴走
監視機能付きＣＰＵ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13865894A JP3163904B2 (ja) | 1994-06-21 | 1994-06-21 | 暴走監視機能付きｃｐｕ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13865894A JP3163904B2 (ja) | 1994-06-21 | 1994-06-21 | 暴走監視機能付きｃｐｕ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086822A JPH086822A (ja) | 1996-01-12 |
| JP3163904B2 true JP3163904B2 (ja) | 2001-05-08 |
Family
ID=15227121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13865894A Expired - Lifetime JP3163904B2 (ja) | 1994-06-21 | 1994-06-21 | 暴走監視機能付きｃｐｕ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163904B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338605A (ja) | 2005-06-06 | 2006-12-14 | Denso Corp | プログラム異常監視方法及びプログラム異常監視装置 |
| JP5329794B2 (ja) * | 2007-11-06 | 2013-10-30 | 株式会社ケーヒン | 通信異常検知装置 |
-
1994
- 1994-06-21 JP JP13865894A patent/JP3163904B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH086822A (ja) | 1996-01-12 |
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