JP2536789Y2 - マイクロコンピュータシステムの誤動作防止装置 - Google Patents
マイクロコンピュータシステムの誤動作防止装置Info
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- JP2536789Y2 JP2536789Y2 JP6865491U JP6865491U JP2536789Y2 JP 2536789 Y2 JP2536789 Y2 JP 2536789Y2 JP 6865491 U JP6865491 U JP 6865491U JP 6865491 U JP6865491 U JP 6865491U JP 2536789 Y2 JP2536789 Y2 JP 2536789Y2
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Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、マイクロコンピュータ
システムの誤動作防止装置に関し、特に、主ＣＰＵと補
助ＣＰＵとの２つのＣＰＵを備えたマイクロコンピュー
タシステムの誤動作防止装置に関する。
システムの誤動作防止装置に関し、特に、主ＣＰＵと補
助ＣＰＵとの２つのＣＰＵを備えたマイクロコンピュー
タシステムの誤動作防止装置に関する。
【０００２】
【従来の技術】自動車に搭載されるマイクロコンピュー
タシステムには、エンジン制御用のＣＰＵ（主ＣＰＵ）
と失火の診断や酸素センサの異常診断等用のＣＰＵ（補
助ＣＰＵ）との２つのＣＰＵを備えたものがある。ま
た、図４に示すように、これら主ＣＰＵ１及び補助ＣＰ
Ｕ２からは、これらが正常に機能しているときには、所
定の周期で反転するプログラムラン（Ｐ−ＲＵＮ）信号
が第１リセット回路３及び第２リセット回路４にそれぞ
れ出力されるようになっており、第１リセット回路３及
び第２リセット回路４では、これらプログラムラン信号
の周期をモニターして、所定の周期ではなくなったと
き、当該ＣＰＵが暴走したと見做して、一定時間幅のリ
セット信号（Ｌレベルの信号）を当該ＣＰＵ１又は２に
出力して、リセットをかけ、リセットにより当該ＣＰＵ
の機能が回復して、プログラムラン信号の周期が正常に
戻るようにしている（実開昭６３−２０２４６号公報参
照）。
タシステムには、エンジン制御用のＣＰＵ（主ＣＰＵ）
と失火の診断や酸素センサの異常診断等用のＣＰＵ（補
助ＣＰＵ）との２つのＣＰＵを備えたものがある。ま
た、図４に示すように、これら主ＣＰＵ１及び補助ＣＰ
Ｕ２からは、これらが正常に機能しているときには、所
定の周期で反転するプログラムラン（Ｐ−ＲＵＮ）信号
が第１リセット回路３及び第２リセット回路４にそれぞ
れ出力されるようになっており、第１リセット回路３及
び第２リセット回路４では、これらプログラムラン信号
の周期をモニターして、所定の周期ではなくなったと
き、当該ＣＰＵが暴走したと見做して、一定時間幅のリ
セット信号（Ｌレベルの信号）を当該ＣＰＵ１又は２に
出力して、リセットをかけ、リセットにより当該ＣＰＵ
の機能が回復して、プログラムラン信号の周期が正常に
戻るようにしている（実開昭６３−２０２４６号公報参
照）。
【０００３】
【考案が解決しようとする課題】しかしながら、このよ
うな従来の誤動作防止装置にあっては、図５に示すよう
に、補助ＣＰＵ２からのプログラムラン信号の周期に異
常が生じてリセットをかける場合、１回目のリセット信
号にて、当該ＣＰＵが正常復帰しない場合には、所定の
間隔をおいて２回目のリセット信号が出力され、当該Ｃ
ＰＵが正常復帰するまで断続的にリセット信号が出力さ
れるので、前回のリセット信号と次回のリセット信号と
の間Ｔに、暴走状態にあるＣＰＵが作動することにな
り、当然、出力が異常値となり、システムの信頼性が悪
化するという問題点があった。
うな従来の誤動作防止装置にあっては、図５に示すよう
に、補助ＣＰＵ２からのプログラムラン信号の周期に異
常が生じてリセットをかける場合、１回目のリセット信
号にて、当該ＣＰＵが正常復帰しない場合には、所定の
間隔をおいて２回目のリセット信号が出力され、当該Ｃ
ＰＵが正常復帰するまで断続的にリセット信号が出力さ
れるので、前回のリセット信号と次回のリセット信号と
の間Ｔに、暴走状態にあるＣＰＵが作動することにな
り、当然、出力が異常値となり、システムの信頼性が悪
化するという問題点があった。
【０００４】本考案は、このような従来の問題点に鑑
み、システムの信頼性をより向上させることのできるマ
イクロコンピュータシステムの誤動作防止装置を提供す
ることを目的とする。
み、システムの信頼性をより向上させることのできるマ
イクロコンピュータシステムの誤動作防止装置を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本考案は、主ＣＰＵと補助ＣＰＵとを備えるマイク
ロコンピュータシステムであって、両ＣＰＵの正常動作
時に周期的に出力されるプログラムラン信号をそれぞれ
入力し、該プログラムラン信号の異常時に一定時間幅の
リセット信号を当該ＣＰＵに出力して当該ＣＰＵをリセ
ットする主ＣＰＵ用の第１リセット回路と補助ＣＰＵ用
の第２リセット回路とを有するものにおいて、前記主Ｃ
ＰＵに、前記第２リセット回路によるリセット信号の発
生を監視し該リセット信号が所定時間内に所定回数以上
出力されたときに前記補助ＣＰＵに対し強制的に連続し
たリセット信号を出力する強制連続リセット手段を具備
させる構成とする。
め、本考案は、主ＣＰＵと補助ＣＰＵとを備えるマイク
ロコンピュータシステムであって、両ＣＰＵの正常動作
時に周期的に出力されるプログラムラン信号をそれぞれ
入力し、該プログラムラン信号の異常時に一定時間幅の
リセット信号を当該ＣＰＵに出力して当該ＣＰＵをリセ
ットする主ＣＰＵ用の第１リセット回路と補助ＣＰＵ用
の第２リセット回路とを有するものにおいて、前記主Ｃ
ＰＵに、前記第２リセット回路によるリセット信号の発
生を監視し該リセット信号が所定時間内に所定回数以上
出力されたときに前記補助ＣＰＵに対し強制的に連続し
たリセット信号を出力する強制連続リセット手段を具備
させる構成とする。
【０００６】
【作用】上記の構成によると、主ＣＰＵに具備させた強
制連続リセット手段により、第２リセット回路によるリ
セット信号の発生を監視して、そのリセット信号が所定
時間内に所定回数以上出力されたときに、補助ＣＰＵの
回復を諦めて、補助ＣＰＵに対し強制的に連続したリセ
ット信号を出力させる。これにより、一定時間幅で断続
的に出力されるリセット信号の発生間に、異常状態にあ
る補助ＣＰＵが作動して、不都合を生じるのを回避する
ことができる。尚、そのシステムの主なる制御にかかわ
るものではない例えば診断用のような補助ＣＰＵの場合
は、その作動を停止させても、そのシステムの基本的な
制御に支障はない。
制連続リセット手段により、第２リセット回路によるリ
セット信号の発生を監視して、そのリセット信号が所定
時間内に所定回数以上出力されたときに、補助ＣＰＵの
回復を諦めて、補助ＣＰＵに対し強制的に連続したリセ
ット信号を出力させる。これにより、一定時間幅で断続
的に出力されるリセット信号の発生間に、異常状態にあ
る補助ＣＰＵが作動して、不都合を生じるのを回避する
ことができる。尚、そのシステムの主なる制御にかかわ
るものではない例えば診断用のような補助ＣＰＵの場合
は、その作動を停止させても、そのシステムの基本的な
制御に支障はない。
【０００７】
【実施例】以下に、本考案の実施例を図１〜図３に基づ
いて説明する。図１を参照して、本実施例のシステムを
説明する。１つのコントロールユニット内に主ＣＰＵ
（例えば、エンジン制御用）１と補助ＣＰＵ（例えば、
失火等の診断用）２とを内蔵している。主ＣＰＵ１から
は、それが正常に動作しているときに、周期的にプログ
ラムラン信号が第１リセット回路に出力され、第１リセ
ット回路３においてその周期を監視し、異常時に一定時
間幅のリセット信号を主ＣＰＵ１に出力して、主ＣＰＵ
の回復を図るようにしている。
いて説明する。図１を参照して、本実施例のシステムを
説明する。１つのコントロールユニット内に主ＣＰＵ
（例えば、エンジン制御用）１と補助ＣＰＵ（例えば、
失火等の診断用）２とを内蔵している。主ＣＰＵ１から
は、それが正常に動作しているときに、周期的にプログ
ラムラン信号が第１リセット回路に出力され、第１リセ
ット回路３においてその周期を監視し、異常時に一定時
間幅のリセット信号を主ＣＰＵ１に出力して、主ＣＰＵ
の回復を図るようにしている。
【０００８】一方、補助ＣＰＵ２からも同様に、それが
正常に動作しているときに、周期的にプログラムラン信
号が第２リセット回路４に出力される。第２リセット回
路４のリセット信号出力ポートＡは、アンド回路５を介
して補助ＣＰＵ２のリセット端子Ｂに接続される。ま
た、リセット信号（Ｌレベル）の発生を監視させるた
め、第２リセット回路４のリセット信号出力ポートＡを
主ＣＰＵ１の入力ポートＣに接続すると共に、強制リセ
ットを可能にするため、主ＣＰＵ１の出力ポートＤをア
ンド回路５を介して補助ＣＰＵ２のリセット端子Ｂに接
続する。
正常に動作しているときに、周期的にプログラムラン信
号が第２リセット回路４に出力される。第２リセット回
路４のリセット信号出力ポートＡは、アンド回路５を介
して補助ＣＰＵ２のリセット端子Ｂに接続される。ま
た、リセット信号（Ｌレベル）の発生を監視させるた
め、第２リセット回路４のリセット信号出力ポートＡを
主ＣＰＵ１の入力ポートＣに接続すると共に、強制リセ
ットを可能にするため、主ＣＰＵ１の出力ポートＤをア
ンド回路５を介して補助ＣＰＵ２のリセット端子Ｂに接
続する。
【０００９】主ＣＰＵ１では、その入力ポートＣに第２
リセット回路４からのリセット信号を受けており、所定
時間内に所定回数以上のリセット信号を検出したとき
に、強制連続リセット手段により、出力ポートＤからア
ンド回路５を経て、連続したＬレベル信号を補助ＣＰＵ
のリセット端子Ｂに出力し、その作動を中止させる。図
２のフローチャートを参照して、強制連続リセット手段
としてのルーチンを説明する。
リセット回路４からのリセット信号を受けており、所定
時間内に所定回数以上のリセット信号を検出したとき
に、強制連続リセット手段により、出力ポートＤからア
ンド回路５を経て、連続したＬレベル信号を補助ＣＰＵ
のリセット端子Ｂに出力し、その作動を中止させる。図
２のフローチャートを参照して、強制連続リセット手段
としてのルーチンを説明する。
【００１０】ステップ１（図中、Ｓ１と記す。以下同
様）では、主ＣＰＵ１の入力ポートＣに第２リセット回
路４からリセット信号が入力されたか否かを判定し、入
力されたとき（ＹＥＳのとき）ステップ２に進む。ステ
ップ２では、リセット信号計測用のカウント値ｎを１ず
つカウントアップ（図３参照）し、ステップ３で、その
値が１であるか否かを判定し、１のときのみステップ４
でタイマをスタートさせる。
様）では、主ＣＰＵ１の入力ポートＣに第２リセット回
路４からリセット信号が入力されたか否かを判定し、入
力されたとき（ＹＥＳのとき）ステップ２に進む。ステ
ップ２では、リセット信号計測用のカウント値ｎを１ず
つカウントアップ（図３参照）し、ステップ３で、その
値が１であるか否かを判定し、１のときのみステップ４
でタイマをスタートさせる。
【００１１】次に、ステップ５で、タイマ値より所定時
間経過したか否かを判定し、所定時間経過していないと
き（ＮＯのとき）は、ステップ６で、カウント値ｎが所
定値以上であるか否かを判定し、ＮＯのときは補助ＣＰ
Ｕ２が暴走し続けてはいないと見做して、このルーチン
を終了するが、ＹＥＳのときは所定時間内に所定回数以
上のリセット信号が出力されたことになるので、補助Ｃ
ＰＵ２の回復を諦めて、その使用を中止すべく、ステッ
プ７に進み、強制的に連続したＬレベルのリセット信号
（図３参照）をアンド回路５を介して補助ＣＰＵ２に出
力し、補助ＣＰＵ２の使用を中止し、このルーチンを終
了する。
間経過したか否かを判定し、所定時間経過していないと
き（ＮＯのとき）は、ステップ６で、カウント値ｎが所
定値以上であるか否かを判定し、ＮＯのときは補助ＣＰ
Ｕ２が暴走し続けてはいないと見做して、このルーチン
を終了するが、ＹＥＳのときは所定時間内に所定回数以
上のリセット信号が出力されたことになるので、補助Ｃ
ＰＵ２の回復を諦めて、その使用を中止すべく、ステッ
プ７に進み、強制的に連続したＬレベルのリセット信号
（図３参照）をアンド回路５を介して補助ＣＰＵ２に出
力し、補助ＣＰＵ２の使用を中止し、このルーチンを終
了する。
【００１２】一方、ＣＰＵ５の判定で、ＹＥＳのとき
は、ステップ８に進み、次回のためにカウント値を０に
戻し、またステップ９でタイマをリセットしてルーチン
を終了する。
は、ステップ８に進み、次回のためにカウント値を０に
戻し、またステップ９でタイマをリセットしてルーチン
を終了する。
【００１３】
【考案の効果】以上説明したように、本考案によると、
補助ＣＰＵからのプログラムラン信号の異常時に、一定
時間幅のリセット信号を断続的に出力して機能の回復を
図るが、所定時間内に所定回数以上のリセット信号の出
力を要するような、補助ＣＰＵの機能回復が期待できな
い場合には、機能回復を諦めて、主ＣＰＵにより、補助
ＣＰＵを使用しないように、強制的に連続したリセット
信号を補助ＣＰＵに出力するようにしたので、断続した
リセット信号の発生間に、異常状態にある補助ＣＰＵを
使用することを回避できる。
補助ＣＰＵからのプログラムラン信号の異常時に、一定
時間幅のリセット信号を断続的に出力して機能の回復を
図るが、所定時間内に所定回数以上のリセット信号の出
力を要するような、補助ＣＰＵの機能回復が期待できな
い場合には、機能回復を諦めて、主ＣＰＵにより、補助
ＣＰＵを使用しないように、強制的に連続したリセット
信号を補助ＣＰＵに出力するようにしたので、断続した
リセット信号の発生間に、異常状態にある補助ＣＰＵを
使用することを回避できる。
【図１】 本考案の一実施例を示すシステム図
【図２】 本実施例の制御内容を示すフローチャート
【図３】 暴走時の信号を示すタイムチャート
【図４】 従来例を示すシステム図
【図５】 従来の暴走時の信号を示すタイムチャート
１ 主ＣＰＵ ２ 補助ＣＰＵ ４ 第２リセット回路 ５ アンド回路
Claims (1)
- 【請求項１】主ＣＰＵと補助ＣＰＵとを備えるマイクロ
コンピュータシステムであって、両ＣＰＵの正常動作時
に周期的にそれぞれ出力されるプログラムラン信号をそ
れぞれ入力し、該プログラムラン信号の異常時に一定時
間幅のリセット信号を当該ＣＰＵに出力して当該ＣＰＵ
をリセットする主ＣＰＵ用の第１リセット回路と補助Ｃ
ＰＵ用の第２リセット回路とを有するものにおいて、 前記主ＣＰＵに、前記第２リセット回路によるリセット
信号の発生を監視し該リセット信号が所定時間内に所定
回数以上出力されたときに前記補助ＣＰＵに対し強制的
に連続したリセット信号を出力する強制連続リセット手
段を具備させたことを特徴とするマイクロコンピュータ
システムの誤動作防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6865491U JP2536789Y2 (ja) | 1991-08-28 | 1991-08-28 | マイクロコンピュータシステムの誤動作防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6865491U JP2536789Y2 (ja) | 1991-08-28 | 1991-08-28 | マイクロコンピュータシステムの誤動作防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520121U JPH0520121U (ja) | 1993-03-12 |
| JP2536789Y2 true JP2536789Y2 (ja) | 1997-05-28 |
Family
ID=13379907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6865491U Expired - Fee Related JP2536789Y2 (ja) | 1991-08-28 | 1991-08-28 | マイクロコンピュータシステムの誤動作防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536789Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009040879A1 (ja) * | 2007-09-25 | 2009-04-02 | Fujitsu Limited | 情報処理装置及び制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3123347B2 (ja) * | 1994-06-03 | 2001-01-09 | ブラザー工業株式会社 | 機器の異常検出装置 |
-
1991
- 1991-08-28 JP JP6865491U patent/JP2536789Y2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009040879A1 (ja) * | 2007-09-25 | 2009-04-02 | Fujitsu Limited | 情報処理装置及び制御方法 |
| KR101038464B1 (ko) * | 2007-09-25 | 2011-06-01 | 후지쯔 가부시끼가이샤 | 정보 처리 장치 및 제어 방법 |
| US8181064B2 (en) | 2007-09-25 | 2012-05-15 | Fujitsu Limited | Information processing apparatus for inhibiting instructions, saving and restoring internal information in response to abnormality in redundant processor system |
| JP5299281B2 (ja) * | 2007-09-25 | 2013-09-25 | 富士通株式会社 | 情報処理装置及び制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520121U (ja) | 1993-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R323111 |
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