JP3009238B2 - マイクロコンピュータ付加用レジスタ故障検出装置 - Google Patents
マイクロコンピュータ付加用レジスタ故障検出装置Info
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- JP3009238B2 JP3009238B2 JP3094254A JP9425491A JP3009238B2 JP 3009238 B2 JP3009238 B2 JP 3009238B2 JP 3094254 A JP3094254 A JP 3094254A JP 9425491 A JP9425491 A JP 9425491A JP 3009238 B2 JP3009238 B2 JP 3009238B2
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Description
【０００１】
【産業上の利用分野】本発明は通常、自動車の車速、エ
ンジン回転数、車輪速等の演算に使用されるマイコンレ
ジスタに関する。本発明では特に自動車の制御に影響を
及ぼす虞れのあるビット固定故障を検出するマイコンレ
ジスタ検出方法に言及する。
ンジン回転数、車輪速等の演算に使用されるマイコンレ
ジスタに関する。本発明では特に自動車の制御に影響を
及ぼす虞れのあるビット固定故障を検出するマイコンレ
ジスタ検出方法に言及する。
【０００２】
【従来の技術】通常マイクロコンピュータ内蔵のレジス
タは種々の演算処理に用いられている。そして、このレ
ジスタのビット固定故障についてはマイクロコンピュー
タのソフトで例えばレジスタの全てのビットを０又は１
にすることにより変化しないビットの有無から容易に検
出できる。
タは種々の演算処理に用いられている。そして、このレ
ジスタのビット固定故障についてはマイクロコンピュー
タのソフトで例えばレジスタの全てのビットを０又は１
にすることにより変化しないビットの有無から容易に検
出できる。
【０００３】
【発明が解決しようとする課題】しかしながら、マイク
ロコンピュータ内蔵のレジスタに例えば自動車の車速を
得るべく特別に付加されたレジスタでは、このレジスタ
からマイクロコンピュータへデータを入力することがで
きるが、マイクロコンピュータ内蔵のレジスタに対する
専用ソフトで全てのビットを０又は１にできず付加され
たレジスタのビット固定故障が検出され得ないという問
題があった。
ロコンピュータ内蔵のレジスタに例えば自動車の車速を
得るべく特別に付加されたレジスタでは、このレジスタ
からマイクロコンピュータへデータを入力することがで
きるが、マイクロコンピュータ内蔵のレジスタに対する
専用ソフトで全てのビットを０又は１にできず付加され
たレジスタのビット固定故障が検出され得ないという問
題があった。
【０００４】付加されたレジスタにビット固定故障があ
ると自動車の制御に影響を及ぼす虞れがあり、レジスタ
を複数設置して単に多数決で故障を検出する方法は信頼
性を向上するにはレジスタ数が多くなり、制御が複雑で
経済的ではない。したがって、本発明は、上記問題点に
鑑み、容易にビット固定故障を検出できるマイクロコン
ピュータ付加用レジスタ故障検出装置を提供することを
目的とする。
ると自動車の制御に影響を及ぼす虞れがあり、レジスタ
を複数設置して単に多数決で故障を検出する方法は信頼
性を向上するにはレジスタ数が多くなり、制御が複雑で
経済的ではない。したがって、本発明は、上記問題点に
鑑み、容易にビット固定故障を検出できるマイクロコン
ピュータ付加用レジスタ故障検出装置を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明は前記問題点を解
決するためにマイクロコンピュータのフリーランニング
カウンタからの時刻データをポート入力信号のエッジ変
化でラッチしポート入力信号の周期を演算すべく一方的
に前記ラッチ時刻データを送出するマイクロコンピュー
タ付加用レジスタに、マイクロコンピュータ付加用レジ
スタの各ビットについて前回ラッチ時刻データと今回ラ
ッチ時刻データとを比較して非反転ビットを検索し、該
非反転ビットが一定時間非反転状態を継続することを検
出するための装置を設けた。
決するためにマイクロコンピュータのフリーランニング
カウンタからの時刻データをポート入力信号のエッジ変
化でラッチしポート入力信号の周期を演算すべく一方的
に前記ラッチ時刻データを送出するマイクロコンピュー
タ付加用レジスタに、マイクロコンピュータ付加用レジ
スタの各ビットについて前回ラッチ時刻データと今回ラ
ッチ時刻データとを比較して非反転ビットを検索し、該
非反転ビットが一定時間非反転状態を継続することを検
出するための装置を設けた。
【０００６】
【作用】本発明のマイクロコンピュータ付加用レジスタ
故障検出装置によれば、マイクロコンピュータ付加用レ
ジスタの各ビットについて、前回ラッチ時刻データと今
回ラッチ時刻データとを比較して非反転ビットを検索
し、反転ビットは正常であり、残りの非反転ビットはま
だ反転するようなデータの入力がないか、又はビット固
定する故障かのいずれかである。マイクロコンピュータ
のポートに入力するプロセス信号によってフリーランニ
ングカウンタからの各ビットの時刻データはランダムで
あるので、各ビットは同程度の所要時間で一定時間内に
反転する。したがって、一定時間内に継続する非反転ビ
ットが存在するかを判断することによってビット固定故
障が容易に検出できる。
故障検出装置によれば、マイクロコンピュータ付加用レ
ジスタの各ビットについて、前回ラッチ時刻データと今
回ラッチ時刻データとを比較して非反転ビットを検索
し、反転ビットは正常であり、残りの非反転ビットはま
だ反転するようなデータの入力がないか、又はビット固
定する故障かのいずれかである。マイクロコンピュータ
のポートに入力するプロセス信号によってフリーランニ
ングカウンタからの各ビットの時刻データはランダムで
あるので、各ビットは同程度の所要時間で一定時間内に
反転する。したがって、一定時間内に継続する非反転ビ
ットが存在するかを判断することによってビット固定故
障が容易に検出できる。
【０００７】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の実施例に係るマイクロコン
ピュータ付加用レジスタ故障検出装置を示す図である。
本図の構成はマイクロコンピュータに内蔵され、時刻デ
ータを発生するフリーランニングカウンタ１と、マイク
ロコンピュータに付加的に設けられ、フリーランニング
カウンタ１からの時刻データＤをポート入力Ｇによって
ラッチする第１および第２のラッチレジスタ２及び３
と、第１および第２のラッチレジスタ２及び３のラッチ
時刻データを記憶する記憶部４と、記憶部４の記憶デー
タからポート入力Ｇの周期を演算し、さらに第１および
第２のラッチレジスタ２および３の故障を判断する制御
部５、後述する故障検出用タイマ６を含む。
て説明する。図１は本発明の実施例に係るマイクロコン
ピュータ付加用レジスタ故障検出装置を示す図である。
本図の構成はマイクロコンピュータに内蔵され、時刻デ
ータを発生するフリーランニングカウンタ１と、マイク
ロコンピュータに付加的に設けられ、フリーランニング
カウンタ１からの時刻データＤをポート入力Ｇによって
ラッチする第１および第２のラッチレジスタ２及び３
と、第１および第２のラッチレジスタ２及び３のラッチ
時刻データを記憶する記憶部４と、記憶部４の記憶デー
タからポート入力Ｇの周期を演算し、さらに第１および
第２のラッチレジスタ２および３の故障を判断する制御
部５、後述する故障検出用タイマ６を含む。
【０００８】第１および第２のラッチレジスタは時刻デ
ータを一方的に記憶部４へ送出するが、通常制御部から
制御信号を受けて、特に全ビットを０又は１になるよう
に設計されていない。図２は第１及び第２のラッチレジ
スタ２および３が時刻データをラッチするタイムチャー
トである。本図（ａ）はフリーランニングカウンタ１の
時刻Ｄをし、例えば 500nsec／１ビットでカウントアッ
プし、数百msec毎にリセットされる。本図（ｂ）はポー
ト入力信号Ｇを示し、例えば自動車の車速、エンジン回
転数、車輪速の信号である。
ータを一方的に記憶部４へ送出するが、通常制御部から
制御信号を受けて、特に全ビットを０又は１になるよう
に設計されていない。図２は第１及び第２のラッチレジ
スタ２および３が時刻データをラッチするタイムチャー
トである。本図（ａ）はフリーランニングカウンタ１の
時刻Ｄをし、例えば 500nsec／１ビットでカウントアッ
プし、数百msec毎にリセットされる。本図（ｂ）はポー
ト入力信号Ｇを示し、例えば自動車の車速、エンジン回
転数、車輪速の信号である。
【０００９】ところで通常ポート入力のエッジ変化時に
は割込処理を行なえるマイクロコンピュータが多く、Ａ
点での割込で第１のラッチレジスタ２の値を記憶部４(R
AM)にＤA として保存し、Ｂ点の割込みで、今回の第１
のラッチレジスタの値をＤB として保存する。第１のラ
ッチレジスタへの時刻データの一時記憶について説明す
ると、ポート入力Ｇの立下りエッジ毎にフリーランニン
グカウンタ１のデータＤのＡ，Ｂ，Ｃが第１のラッチレ
ジスタへラッチされる。データＡおよびＢのようにフリ
ーランニングカウンタがリセットされてからリセットさ
れるまでの間にある場合にはデータはそのままラッチさ
れるが、データＢおよびＣのようにその間にリセットを
含むものはそのリセットの数も記憶される。ポート入力
の信号間隔が小さくなるにしたがってこのリセット数が
減少する。ポート入力の間隔は例えば車速によって変化
するプロセス信号であり、フリーランニングカウンタの
リセット間の周期に同期することはない。従ってポート
入力の間隔が一定であってもその時の時刻データは同一
になる確率はほとんど零である。
は割込処理を行なえるマイクロコンピュータが多く、Ａ
点での割込で第１のラッチレジスタ２の値を記憶部４(R
AM)にＤA として保存し、Ｂ点の割込みで、今回の第１
のラッチレジスタの値をＤB として保存する。第１のラ
ッチレジスタへの時刻データの一時記憶について説明す
ると、ポート入力Ｇの立下りエッジ毎にフリーランニン
グカウンタ１のデータＤのＡ，Ｂ，Ｃが第１のラッチレ
ジスタへラッチされる。データＡおよびＢのようにフリ
ーランニングカウンタがリセットされてからリセットさ
れるまでの間にある場合にはデータはそのままラッチさ
れるが、データＢおよびＣのようにその間にリセットを
含むものはそのリセットの数も記憶される。ポート入力
の信号間隔が小さくなるにしたがってこのリセット数が
減少する。ポート入力の間隔は例えば車速によって変化
するプロセス信号であり、フリーランニングカウンタの
リセット間の周期に同期することはない。従ってポート
入力の間隔が一定であってもその時の時刻データは同一
になる確率はほとんど零である。
【００１０】次に動作を説明する。動作の説明の前に信
号の説明を行う。第１および第２のラッチレジスタの記
憶容量を16ビットとし、記憶部４に記憶されるデータを
第１および第２のラッチレジスタについてDATA1(j), DA
TA2(j)とし、それぞれのビットデータをD1i (j), D2i
(j) 、ｉ＝１，…，16とする。 ここで D1XORi (j) ＝F(D1i (j),D1i (j-1)) D2XORi (j) ＝F(D2i (j),D2i (j-1)) Ｆ関数は下記の排他的論理和の関数である。
号の説明を行う。第１および第２のラッチレジスタの記
憶容量を16ビットとし、記憶部４に記憶されるデータを
第１および第２のラッチレジスタについてDATA1(j), DA
TA2(j)とし、それぞれのビットデータをD1i (j), D2i
(j) 、ｉ＝１，…，16とする。 ここで D1XORi (j) ＝F(D1i (j),D1i (j-1)) D2XORi (j) ＝F(D2i (j),D2i (j-1)) Ｆ関数は下記の排他的論理和の関数である。
【００１１】ｘ， ｙ Ｆ（ｘ，ｙ） ０ ０ ０ ０ １ １ １ ０ １ １ １ ０ D1ORi (j) ＝ D1XORi (j) ＋D1ORi (j-1) D2ORi (j) ＝ D2XORi (j) ＋D2ORi (j-1) f1(j) ＝１／ (DATA1(j)−DATA2(j-1)) f2(j) ＝１／ (DATA2(j)−DATA2(j-1)) 図３は本実施例に係る動作の第１の例を説明するフロー
チャートである。まず故障検出用タイマ６をスタートす
る（ステップ１）。このスタートにより記憶部４におい
てD1i (o) ＝ D1XORi (o) ＝D1ORi (o) ＝０、ｉ＝１，
…，16とするとDATA1(o)＝０となり、さらに序数ｊ＝１
に設定する（ステップ２）。ポート入力信号Ｇが入力す
ると、その立下りエッジにより第１ラッチレジスタ２へ
フリーランニングカウンタ１の時刻データがラッチさ
れ、記憶部４にDATA1(j)が記憶される（ステップ３）。
制御部５では記憶部４のDATA1(j)を用いて、 f1(j)を求
める（ステップ４）。 f1(j)は自動車の車速、エンジン
回転数、車輪速等のセンサからマイクロコンピュータの
ポート入力信号をフリーランニングカウンタ１を介して
周期に変換する。得られた結果は自動車の制御に使用さ
れる。
チャートである。まず故障検出用タイマ６をスタートす
る（ステップ１）。このスタートにより記憶部４におい
てD1i (o) ＝ D1XORi (o) ＝D1ORi (o) ＝０、ｉ＝１，
…，16とするとDATA1(o)＝０となり、さらに序数ｊ＝１
に設定する（ステップ２）。ポート入力信号Ｇが入力す
ると、その立下りエッジにより第１ラッチレジスタ２へ
フリーランニングカウンタ１の時刻データがラッチさ
れ、記憶部４にDATA1(j)が記憶される（ステップ３）。
制御部５では記憶部４のDATA1(j)を用いて、 f1(j)を求
める（ステップ４）。 f1(j)は自動車の車速、エンジン
回転数、車輪速等のセンサからマイクロコンピュータの
ポート入力信号をフリーランニングカウンタ１を介して
周期に変換する。得られた結果は自動車の制御に使用さ
れる。
【００１２】具体例として前回ラッチされたデータDATA
1(j-1)、今回ラッチされたデータDATA1(j-1)を下記のよ
うに表す。 DATA1(j) : 0111 1111 0010 1100(7F2CH) DATA1(j-1): 0000 0000 0101 1000(0058H) これらは、記憶部４に記載され、制御部５で次のように
処理されて周期f1(j) は１／ (DATA1(j)−DATA1(j-1))
＝１／(7F2CH−0058H)＝１／7ED4H として得られる。次
D1XORi (j) を求める（ステップ５）。上記例で排他的
論理和の処理すると、下記が得られ、 D1XORi (j): 0111 1111 0111 0100 反転ビットは１で、非反転ビットは０で表され、非反転
ビットは第０，１，３，７，15番目の５つのビットであ
る。次にD1ORi (j) を求める（ステップ６）。これは各
ビットについてとられる D1XORi (j) の論理和処理であ
る。以降故障検出用タイマの時間Ｔが所定時間Ｔ0 にな
るまでステップ３〜８を繰り返す（ステップ７，８）。
Ｔ＞Ｔ0 になったとき論理和処理されたデータがD1ORi
(j) ＝１、ｉ＝１，…16であり（ステップ９）、具体的
には D1ORi : 1111 1111 1111 11111111 であるならば第
１のラッチレジスタ２には故障により固定したビットが
ないと判断し、ステップ１へ戻る。
1(j-1)、今回ラッチされたデータDATA1(j-1)を下記のよ
うに表す。 DATA1(j) : 0111 1111 0010 1100(7F2CH) DATA1(j-1): 0000 0000 0101 1000(0058H) これらは、記憶部４に記載され、制御部５で次のように
処理されて周期f1(j) は１／ (DATA1(j)−DATA1(j-1))
＝１／(7F2CH−0058H)＝１／7ED4H として得られる。次
D1XORi (j) を求める（ステップ５）。上記例で排他的
論理和の処理すると、下記が得られ、 D1XORi (j): 0111 1111 0111 0100 反転ビットは１で、非反転ビットは０で表され、非反転
ビットは第０，１，３，７，15番目の５つのビットであ
る。次にD1ORi (j) を求める（ステップ６）。これは各
ビットについてとられる D1XORi (j) の論理和処理であ
る。以降故障検出用タイマの時間Ｔが所定時間Ｔ0 にな
るまでステップ３〜８を繰り返す（ステップ７，８）。
Ｔ＞Ｔ0 になったとき論理和処理されたデータがD1ORi
(j) ＝１、ｉ＝１，…16であり（ステップ９）、具体的
には D1ORi : 1111 1111 1111 11111111 であるならば第
１のラッチレジスタ２には故障により固定したビットが
ないと判断し、ステップ１へ戻る。
【００１３】ステップ９においてD1ORi (j) 、ｉ＝１，
…，ｎのいずれかが０であれば第１のラッチレジスタに
ビット固定の故障があったと判断する。具体的にはD1OR
i (j) が 0111 1111 1111 1111 1111 であると第15番目のビットが固定故障であったことにな
り、もしこの故障がステップ４のDATA1(j)にビット固定
故障があったと仮定すると、DATA1(j)は本来 FF2CHであ
り、ステップ４で求めた周期f1(j) は１／7ED4H ではな
く１／(FF2CH−0058H)＝１／FED4であったことになる。
…，ｎのいずれかが０であれば第１のラッチレジスタに
ビット固定の故障があったと判断する。具体的にはD1OR
i (j) が 0111 1111 1111 1111 1111 であると第15番目のビットが固定故障であったことにな
り、もしこの故障がステップ４のDATA1(j)にビット固定
故障があったと仮定すると、DATA1(j)は本来 FF2CHであ
り、ステップ４で求めた周期f1(j) は１／7ED4H ではな
く１／(FF2CH−0058H)＝１／FED4であったことになる。
【００１４】このように固定ビット故障が検出される
と、ステップ３で求めた周期を用いて自動車の制御を行
うのは好ましくないので制御を解除し（ステップ10）、
その旨を警報表示する（ステップ11）。本実施例によれ
ば第１のラッチレジスタの各ビットのデータは正常時
「０」から「１」へ又は「１」から「０」へと頻繁に変
化するが「０」又は「１」に固定したら、これを使用し
ている１つのレジスタで検出して故障と判断する。従来
ではラッチレジスタを２つ設けて相互に比較しただけで
は両者のビット値に不一致が出てもどちらが正しいか判
断がつかず、ラッチレジスタを３つ設ければ３つのビッ
ト値を比較して多数決の原理により故障を検出できるが
この場合には３つのラッチレジスタを要し、これに対し
本実施例では一つのラッチレジスタで故障検出できると
いう利点がある。
と、ステップ３で求めた周期を用いて自動車の制御を行
うのは好ましくないので制御を解除し（ステップ10）、
その旨を警報表示する（ステップ11）。本実施例によれ
ば第１のラッチレジスタの各ビットのデータは正常時
「０」から「１」へ又は「１」から「０」へと頻繁に変
化するが「０」又は「１」に固定したら、これを使用し
ている１つのレジスタで検出して故障と判断する。従来
ではラッチレジスタを２つ設けて相互に比較しただけで
は両者のビット値に不一致が出てもどちらが正しいか判
断がつかず、ラッチレジスタを３つ設ければ３つのビッ
ト値を比較して多数決の原理により故障を検出できるが
この場合には３つのラッチレジスタを要し、これに対し
本実施例では一つのラッチレジスタで故障検出できると
いう利点がある。
【００１５】ところで上記例では固定ビット故障を判断
するために故障検出用タイマの設定時間Ｔを所定値Ｔ0
にしなければならない。ステップ９でD1ORi (j) ＝１、
ｉ＝１，…，16になる時間は種々の使用条件を考慮する
とある幅があり、悪条件下でも確実に故障と区別しよう
とするとこの時間Ｔ0 は長くせざるを得ない。そのため
好条件下の判断では、このように設定した時間Ｔ0 にな
る十分前の時刻をＴ0bとすると、Ｔb0からＴ0 の間はD1
ORi(j) ＝１、ｉ＝１，…，16を達成しているので、Ｔ
b0−Ｔ0 の間は無駄時間になる。むしろこの時間に固定
ビット故障が発生してもD1ORi (j) ＝１、ｉ＝１，…，
16のままで固定ビット故障の検出動作をしていない。
するために故障検出用タイマの設定時間Ｔを所定値Ｔ0
にしなければならない。ステップ９でD1ORi (j) ＝１、
ｉ＝１，…，16になる時間は種々の使用条件を考慮する
とある幅があり、悪条件下でも確実に故障と区別しよう
とするとこの時間Ｔ0 は長くせざるを得ない。そのため
好条件下の判断では、このように設定した時間Ｔ0 にな
る十分前の時刻をＴ0bとすると、Ｔb0からＴ0 の間はD1
ORi(j) ＝１、ｉ＝１，…，16を達成しているので、Ｔ
b0−Ｔ0 の間は無駄時間になる。むしろこの時間に固定
ビット故障が発生してもD1ORi (j) ＝１、ｉ＝１，…，
16のままで固定ビット故障の検出動作をしていない。
【００１６】上記例を改良した別の例を説明する。図４
は本実施例に係る動作の第２の例を説明する。本図に示
すように第１および第２のラッチレジスタ２および３に
関して初期値をDATA1(o)＝DATA2(o)＝０に設定する（ス
テップ21）。第１及び第２ラッチレジスタ２および３へ
DATA1(j)，DATA2(j)をラッチし、記憶４へ保存する（ス
テップ22）。第１及び第２のラッチレジスタ２および３
に対応して周期f1(j), f2(j)を求める（ステップ23）。
第１及び第２ラッチレジスタ２及び３に対応して排他的
論理和処理 D1XORi (j), D2XORi (j) を行う（ステップ
24）。さらに第１及び第２ラッチレジスタ２及び３に対
応して論理和処理D1ORi(j), D2ORi (j) を行う（ステ
ップ25）。D1ORi (j) ≠１，D2ORi (j) ≠１、ｉ＝１，
…，16ならば（ステップ26）、序数ｊ＋１にし（ステッ
プ27）、ステップ22へ進む。ここで、D1OR i (j) ≠１，
D2ORi (j) ≠１、ｉ＝１，…，ｎとは第１及び第２のラ
ッチレジスタ２および３の双方の各ビットにデータ採取
が少なく非反転ビットがあることを示す。上記ステップ
Ｓ22〜26を繰り返えし、同時にD1ORi (j) ＝１，D2ORi
(j)＝１、ｉ＝１，…，15になったらステップ21へ戻
る。この場合には第１及び第２のラッチレジスタ２及び
３の双方の各ビットが全て反転したので第１及び第２の
ラッチレジスタ２及３の双方が正常であることを意味す
る。ステップ28でD1ORi (j) ＝１，D2ORi (j) ≠１、ｉ
＝１，…，15ならば第１ラッチレジスタ２は正常、第２
ラッチレジスタ３は固定ビット故障と判断され、D1ORi
(j) ≠１，D2ORi (j) ＝１、ｉ＝１，…，15ならば第１
ラッチレジスタ２は固定ビット故障、第２ラッチレジス
タ３は正常と判断され、異常が検出されたら自動車の制
御を正常なラッチレジスタによるデータに基づいて得ら
れる周期に切り換えて行う（ステップ29）。さらに警報
表示して、図２のステップ１への処理に続けてもよい
（ステップ30）。図３の場合には正常なラッチレジスタ
が一つでも固定ビット故障を検出できるからである。
は本実施例に係る動作の第２の例を説明する。本図に示
すように第１および第２のラッチレジスタ２および３に
関して初期値をDATA1(o)＝DATA2(o)＝０に設定する（ス
テップ21）。第１及び第２ラッチレジスタ２および３へ
DATA1(j)，DATA2(j)をラッチし、記憶４へ保存する（ス
テップ22）。第１及び第２のラッチレジスタ２および３
に対応して周期f1(j), f2(j)を求める（ステップ23）。
第１及び第２ラッチレジスタ２及び３に対応して排他的
論理和処理 D1XORi (j), D2XORi (j) を行う（ステップ
24）。さらに第１及び第２ラッチレジスタ２及び３に対
応して論理和処理D1ORi(j), D2ORi (j) を行う（ステ
ップ25）。D1ORi (j) ≠１，D2ORi (j) ≠１、ｉ＝１，
…，16ならば（ステップ26）、序数ｊ＋１にし（ステッ
プ27）、ステップ22へ進む。ここで、D1OR i (j) ≠１，
D2ORi (j) ≠１、ｉ＝１，…，ｎとは第１及び第２のラ
ッチレジスタ２および３の双方の各ビットにデータ採取
が少なく非反転ビットがあることを示す。上記ステップ
Ｓ22〜26を繰り返えし、同時にD1ORi (j) ＝１，D2ORi
(j)＝１、ｉ＝１，…，15になったらステップ21へ戻
る。この場合には第１及び第２のラッチレジスタ２及び
３の双方の各ビットが全て反転したので第１及び第２の
ラッチレジスタ２及３の双方が正常であることを意味す
る。ステップ28でD1ORi (j) ＝１，D2ORi (j) ≠１、ｉ
＝１，…，15ならば第１ラッチレジスタ２は正常、第２
ラッチレジスタ３は固定ビット故障と判断され、D1ORi
(j) ≠１，D2ORi (j) ＝１、ｉ＝１，…，15ならば第１
ラッチレジスタ２は固定ビット故障、第２ラッチレジス
タ３は正常と判断され、異常が検出されたら自動車の制
御を正常なラッチレジスタによるデータに基づいて得ら
れる周期に切り換えて行う（ステップ29）。さらに警報
表示して、図２のステップ１への処理に続けてもよい
（ステップ30）。図３の場合には正常なラッチレジスタ
が一つでも固定ビット故障を検出できるからである。
【００１７】上記例によれば予備のラッチレジスタを用
いて、無駄な時間を要することなく固定ビット故障が迅
速に確実に検出できる。
いて、無駄な時間を要することなく固定ビット故障が迅
速に確実に検出できる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
マイクロコンピュータ付加用レジスタの各ビットについ
て前回ラッチ時刻データと今回ラッチ時刻データとを比
較して、非反転ビットを検索し、該非反転ビットが一定
時間非反転状態を継続するならばビット固定故障と判断
することとしたので、マイクロコンピュータ付加用レジ
スタの故障検出が容易になる。
マイクロコンピュータ付加用レジスタの各ビットについ
て前回ラッチ時刻データと今回ラッチ時刻データとを比
較して、非反転ビットを検索し、該非反転ビットが一定
時間非反転状態を継続するならばビット固定故障と判断
することとしたので、マイクロコンピュータ付加用レジ
スタの故障検出が容易になる。
【図１】本発明の実施例に係るマイクロコンピュータ付
加用レジスタ故障検出装置を示す図である。
加用レジスタ故障検出装置を示す図である。
【図２】第１及び第２のラッチレジスタが時刻データを
ラッチするタイムチャートである。
ラッチするタイムチャートである。
【図３】本実施例に係る動作の第１の例を説明するフロ
ーチャートである。
ーチャートである。
【図４】本実施例に係る動作の第２の例を説明するフロ
ーチャートである。
ーチャートである。
１…フリーランニングカウンタ ２…第１のラッチレジスタ ３…第２のラッチレジスタ ４…記憶部 ５…制御部 ６…故障検出用タイマ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/26 G06F 11/00 G06F 12/16 G06F 15/78
Claims (1)
- 【請求項１】 マイクロコンピュータのフリーランニン
グカウンタからの時刻データをポート入力信号のエッジ
変化でラッチしポート入力信号の周期を演算すべく一方
的に前記ラッチ時刻データを送出するマイクロコンピュ
ータ付加用レジスタにおいてマイクロコンピュータ付加
用レジスタの各ビットについて前回ラッチ時刻データと
今回ラッチ時刻データとを比較して非反転ビットを検索
し、該非反転ビットが一定時間非反転状態を継続するな
らばビット固定故障と判断することを特徴とするマイク
ロコンピュータ付加用レジスタ故障検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094254A JP3009238B2 (ja) | 1991-04-24 | 1991-04-24 | マイクロコンピュータ付加用レジスタ故障検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094254A JP3009238B2 (ja) | 1991-04-24 | 1991-04-24 | マイクロコンピュータ付加用レジスタ故障検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323736A JPH04323736A (ja) | 1992-11-12 |
| JP3009238B2 true JP3009238B2 (ja) | 2000-02-14 |
Family
ID=14105160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094254A Expired - Fee Related JP3009238B2 (ja) | 1991-04-24 | 1991-04-24 | マイクロコンピュータ付加用レジスタ故障検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3009238B2 (ja) |
-
1991
- 1991-04-24 JP JP3094254A patent/JP3009238B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04323736A (ja) | 1992-11-12 |
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