JP2591690Y2 - Ｃｐｕの暴走監視装置 - Google Patents
Ｃｐｕの暴走監視装置Info
- Publication number
- JP2591690Y2 JP2591690Y2 JP1990068486U JP6848690U JP2591690Y2 JP 2591690 Y2 JP2591690 Y2 JP 2591690Y2 JP 1990068486 U JP1990068486 U JP 1990068486U JP 6848690 U JP6848690 U JP 6848690U JP 2591690 Y2 JP2591690 Y2 JP 2591690Y2
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- Japan
- Prior art keywords
- cpu
- signal
- runaway
- output
- operation mode
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Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、CPUの暴走を検知してCPUをリセットするCP
Uの暴走監視装置に関するものである。
Uの暴走監視装置に関するものである。
［従来の技術］ 近年、低消費電力化を図るため時計ICを使用してCPU
を一定時間ごとに動作モードとしている装置がある。従
来、このような装置のCPUの暴走対策としては、外部に
タイマー回路を設け、CPUが正常動作を行っている間
は、CPUは、動作モード毎にこのタイマー回路に対して
リセットパルスを送出してタイマー回路をリセットさせ
ている。そして、CPUの暴走等によりCPUからタイマー回
路へリセットパルスが送出されなくなった場合は、タイ
マー回路がタイムアップして逆にタイマー回路によりCP
Uがリセットされるものとなっている。
を一定時間ごとに動作モードとしている装置がある。従
来、このような装置のCPUの暴走対策としては、外部に
タイマー回路を設け、CPUが正常動作を行っている間
は、CPUは、動作モード毎にこのタイマー回路に対して
リセットパルスを送出してタイマー回路をリセットさせ
ている。そして、CPUの暴走等によりCPUからタイマー回
路へリセットパルスが送出されなくなった場合は、タイ
マー回路がタイムアップして逆にタイマー回路によりCP
Uがリセットされるものとなっている。
［考案が解決しようとする課題］ 上述した従来のCPUの暴走監視装置は、CPUの暴走監視
専用に高価なタイマー回路を設けているため、コストア
ップになるとともに、CPUがストップモードになってい
る間もタイマー回路駆動のための電力が必要となって装
置の低消費電力化を図ることが困難になるという問題が
あった。
専用に高価なタイマー回路を設けているため、コストア
ップになるとともに、CPUがストップモードになってい
る間もタイマー回路駆動のための電力が必要となって装
置の低消費電力化を図ることが困難になるという問題が
あった。
［課題を解決するための手段］ このような課題を解決するために、本考案は、通常の
処理を実行しない低消費電力モードであるストップモー
ドと、通常の処理を実行する動作モードとを有するCPU
と、CPUに起動信号を送出してストップモードから動作
モードに移行させ通常の処理の実行を開始させる起動部
と、CPUの暴走を監視する暴走監視手段とを備えた装置
において、暴走監視手段は、起動部からの起動信号に基
づき起動され第１の信号を出力する単安定マルチバイブ
レータと、単安定マルチバイブレータの第１の信号の出
力に基づき起動されて第２の信号を出力し動作モード中
のCPUの暴走の監視を開始するとともに、動作モード中
のCPUからのリセット信号に基づき第２の信号の出力を
停止しCPUの暴走監視を停止するカウンタと、第２の信
号の出力中に前記第１の信号の出力が停止したときにCP
Uに対しリセット信号を出力するゲート回路とからな
り、CPUがストップモードから動作モードに移行したと
きにCPUの暴走の監視を開始するようにしたものであ
る。
処理を実行しない低消費電力モードであるストップモー
ドと、通常の処理を実行する動作モードとを有するCPU
と、CPUに起動信号を送出してストップモードから動作
モードに移行させ通常の処理の実行を開始させる起動部
と、CPUの暴走を監視する暴走監視手段とを備えた装置
において、暴走監視手段は、起動部からの起動信号に基
づき起動され第１の信号を出力する単安定マルチバイブ
レータと、単安定マルチバイブレータの第１の信号の出
力に基づき起動されて第２の信号を出力し動作モード中
のCPUの暴走の監視を開始するとともに、動作モード中
のCPUからのリセット信号に基づき第２の信号の出力を
停止しCPUの暴走監視を停止するカウンタと、第２の信
号の出力中に前記第１の信号の出力が停止したときにCP
Uに対しリセット信号を出力するゲート回路とからな
り、CPUがストップモードから動作モードに移行したと
きにCPUの暴走の監視を開始するようにしたものであ
る。
［作用］ 単安定マルチバイブレータ，カウンタ及びゲート回路
からなる暴走監視手段は、起動部からの起動信号に基づ
き起動されると動作モード中のCPUの暴走の監視を開始
し、CPUからのリセット信号に基づきCPUの暴走監視を停
止する。この結果、暴走監視手段を安価に構成できると
ともに、起動部から起動信号が出力された時点でのみ暴
走監視手段は動作して以降のCPUの暴走を監視するた
め、暴走監視を行う際の消費電力を低減できる。
からなる暴走監視手段は、起動部からの起動信号に基づ
き起動されると動作モード中のCPUの暴走の監視を開始
し、CPUからのリセット信号に基づきCPUの暴走監視を停
止する。この結果、暴走監視手段を安価に構成できると
ともに、起動部から起動信号が出力された時点でのみ暴
走監視手段は動作して以降のCPUの暴走を監視するた
め、暴走監視を行う際の消費電力を低減できる。
［実施例］ 次に、本考案について図面を参照して説明する。
第１図は、本考案に係るCPUの暴走監視装置の一実施
例を示すブロック図である。同図において、１はCPU、
２は時計IC、3,4はカウンタ、５はワンショットマルチ
バイブレータ、６はゲート回路である。
例を示すブロック図である。同図において、１はCPU、
２は時計IC、3,4はカウンタ、５はワンショットマルチ
バイブレータ、６はゲート回路である。
また、第２図は、この装置の各部のタイミングを示す
タイミングチャートであり、同図の（ａ）図は時計IC2
のCLK（クロック）端子の出力信号、また（ｂ）図はカ
ウンタ３のQ1端子の出力信号、（ｃ）図はワンショット
マルチバイブレータ５の端子の出力信号、（ｄ）図は
カウンタ４（暴走監視手段）のQ0端子の出力信号、
（ｅ）図はCPU1のWHD（ウオッチドッグ）端子の出力信
号、（ｆ）図はCPU1のRES（リセット）端子の入力信号
をそれぞれ示している。
タイミングチャートであり、同図の（ａ）図は時計IC2
のCLK（クロック）端子の出力信号、また（ｂ）図はカ
ウンタ３のQ1端子の出力信号、（ｃ）図はワンショット
マルチバイブレータ５の端子の出力信号、（ｄ）図は
カウンタ４（暴走監視手段）のQ0端子の出力信号、
（ｅ）図はCPU1のWHD（ウオッチドッグ）端子の出力信
号、（ｆ）図はCPU1のRES（リセット）端子の入力信号
をそれぞれ示している。
次に、第２図のタイミングチャートに基づいて本発明
のCPUの暴走監視装置の動作を説明する。
のCPUの暴走監視装置の動作を説明する。
CPU1の外部に設けられた時刻監視のための時計IC2
は、CPU1が低消費電力モードであるストップモードにな
った時には、CPU1のPD端子からの出力信号により動作状
態から消費電力の少ないパワーダウン状態となる。
は、CPU1が低消費電力モードであるストップモードにな
った時には、CPU1のPD端子からの出力信号により動作状
態から消費電力の少ないパワーダウン状態となる。
一方、時計IC2のCLK端子からは、動作状態およびパワ
ーダウン状態のいずれに拘らず（ａ）図に示すように常
に1Hzの信号が送出されている。このCLK端子の出力信号
は、（ｂ）図に示すように、カウンタ３により分周され
た後Q1端子を介しCPU1のINT端子（割込端子）に出力さ
れCPU1をストップモードからウエイクアップ（目覚め）
させ、CPU1に通常の処理を行わせるとともに、ワンショ
ットマルチバイブレータ５のトリガ入力信号となる。
ーダウン状態のいずれに拘らず（ａ）図に示すように常
に1Hzの信号が送出されている。このCLK端子の出力信号
は、（ｂ）図に示すように、カウンタ３により分周され
た後Q1端子を介しCPU1のINT端子（割込端子）に出力さ
れCPU1をストップモードからウエイクアップ（目覚め）
させ、CPU1に通常の処理を行わせるとともに、ワンショ
ットマルチバイブレータ５のトリガ入力信号となる。
ワンショットマルチバイブレータ５は、このトリガ信
号を入力して、（ｃ）図に示すように、その端子から
一定幅の「Ｌ」レベルのパルスを出力してカウンタ４に
トリガ信号として送出するとともに、この「Ｌ」レベル
のパルス信号はゲート回路（NAND回路）６の一方の入力
端子に送出される。一方、カウンタ４は、ワンショット
マルチバイブレータ５からの「Ｌ」レベルのパルス信号
を入力して、（ｄ）図に示すように、そのQ0端子から
「Ｈ」レベルのカウントパルス信号を出力し、この結
果、このカウントパルス信号はゲート回路６の他方の入
力端子に送出される。
号を入力して、（ｃ）図に示すように、その端子から
一定幅の「Ｌ」レベルのパルスを出力してカウンタ４に
トリガ信号として送出するとともに、この「Ｌ」レベル
のパルス信号はゲート回路（NAND回路）６の一方の入力
端子に送出される。一方、カウンタ４は、ワンショット
マルチバイブレータ５からの「Ｌ」レベルのパルス信号
を入力して、（ｄ）図に示すように、そのQ0端子から
「Ｈ」レベルのカウントパルス信号を出力し、この結
果、このカウントパルス信号はゲート回路６の他方の入
力端子に送出される。
一方。ゲート回路６は、このとき一方の入力端子には
「Ｌ」レベルのパルス信号、他方の入力端子には「Ｈ」
レベルのパルス信号がそれぞれ入力されているのでその
出力は「Ｈ」レベル状態を保持しており、この結果、こ
れと接続されるCPU1のRES端子も「Ｈ」レベルとなって
いるのでCPU1はリセットされず、ウエイクアップ後の動
作を継続している。
「Ｌ」レベルのパルス信号、他方の入力端子には「Ｈ」
レベルのパルス信号がそれぞれ入力されているのでその
出力は「Ｈ」レベル状態を保持しており、この結果、こ
れと接続されるCPU1のRES端子も「Ｈ」レベルとなって
いるのでCPU1はリセットされず、ウエイクアップ後の動
作を継続している。
このウエイクアップ後一定時間経過し、（ｅ）図に示
すように、ワンショットマルチバイブレータ５の端子
出力が「Ｌ」レベルから「Ｈ」レベルに戻る前に、CPU1
は、そのWHD出力端子からウオッチドッグリセットパル
ス信号をカウンタ４に送出する。この結果、カウンタ４
は、このウオッチドッグリセットパルス信号によってリ
セットされ、現在「Ｈ」レベルになっているQ0端子の出
力が、「Ｌ」レベルに戻される。そして、この時点でゲ
ート回路６の各入力端子のレベルは共に、「Ｌ」，
「Ｌ」となるが、その出力は依然として「Ｈ」レベルと
なっているのでCPU1はリセットされない。
すように、ワンショットマルチバイブレータ５の端子
出力が「Ｌ」レベルから「Ｈ」レベルに戻る前に、CPU1
は、そのWHD出力端子からウオッチドッグリセットパル
ス信号をカウンタ４に送出する。この結果、カウンタ４
は、このウオッチドッグリセットパルス信号によってリ
セットされ、現在「Ｈ」レベルになっているQ0端子の出
力が、「Ｌ」レベルに戻される。そして、この時点でゲ
ート回路６の各入力端子のレベルは共に、「Ｌ」，
「Ｌ」となるが、その出力は依然として「Ｈ」レベルと
なっているのでCPU1はリセットされない。
すなわち、CPU1の通常動作状態においては、ゲート回
路６の各入力端子のレベルが共に「Ｈ」，「Ｈ」レベル
になるようなタイミングが存在しないため、CPU1のRES
端子は「Ｈ」レベル状態に維持されCPU1はリセットされ
ない。
路６の各入力端子のレベルが共に「Ｈ」，「Ｈ」レベル
になるようなタイミングが存在しないため、CPU1のRES
端子は「Ｈ」レベル状態に維持されCPU1はリセットされ
ない。
その後、CPU1が暴走してWHD端子からウオッチドッグ
リセットパルス信号が送出されなくなった場合［（ｅ）
図の点線で示すパルス信号］は、一度トリガ信号により
トリガされたカウンタ４がリセットされないため、
（ｄ）図に示すように、カウンタ４のQ0端子からの出力
信号はワンショットマルチバイブレータ５の端子から
の出力信号よりも長い時間「Ｈ」レベル状態が維持され
ることになる。このため、ワンショットマルチバイブレ
ータ５の端子からの出力信号が立ち上がって「Ｈ」レ
ベルに戻ったときには、ゲート回路６の各入力端子のレ
ベルは共に「Ｈ」，「Ｈ」レベルとなり、この結果、
（ｆ）図に示すように、ゲート回路６の出力（すなわ
ち、CPU1のRES入力）は「Ｌ」レベル状態となるのでCPU
1はリセットされる。
リセットパルス信号が送出されなくなった場合［（ｅ）
図の点線で示すパルス信号］は、一度トリガ信号により
トリガされたカウンタ４がリセットされないため、
（ｄ）図に示すように、カウンタ４のQ0端子からの出力
信号はワンショットマルチバイブレータ５の端子から
の出力信号よりも長い時間「Ｈ」レベル状態が維持され
ることになる。このため、ワンショットマルチバイブレ
ータ５の端子からの出力信号が立ち上がって「Ｈ」レ
ベルに戻ったときには、ゲート回路６の各入力端子のレ
ベルは共に「Ｈ」，「Ｈ」レベルとなり、この結果、
（ｆ）図に示すように、ゲート回路６の出力（すなわ
ち、CPU1のRES入力）は「Ｌ」レベル状態となるのでCPU
1はリセットされる。
このように、通常はストップモードとなっていて処理
を行わず、長い周期の信号が到来するとこの周期毎に短
い時間だけCPU1をウエイクアップさせて処理を行わせる
ような装置の場合において、本発明のCPUの暴走監視装
置は、CPU1の動作モード時のみしか各回路を動作させ
ず、従って消費電流を最小限に抑えて暴走監視を行うこ
とができる。また、ウエイクアップの周期が極端に長く
なった場合においても、同様に、消費電流の増加を抑え
てCPU1の暴走監視を行うことができる。
を行わず、長い周期の信号が到来するとこの周期毎に短
い時間だけCPU1をウエイクアップさせて処理を行わせる
ような装置の場合において、本発明のCPUの暴走監視装
置は、CPU1の動作モード時のみしか各回路を動作させ
ず、従って消費電流を最小限に抑えて暴走監視を行うこ
とができる。また、ウエイクアップの周期が極端に長く
なった場合においても、同様に、消費電流の増加を抑え
てCPU1の暴走監視を行うことができる。
［考案の効果］ 以上説明したことから明らかなように、本考案によれ
ば、起動部からの起動信号に基づき起動され第１の信号
を出力する単安定マルチバイブレータと、単安定マルチ
バイブレータの第１の信号の出力に基づき起動されて第
２の信号を出力し動作モード中のCPUの暴走の監視を開
始するとともに、動作モード中のCPUからのリセット信
号に基づき第２の信号の出力を停止しCPUの暴走監視を
停止するカウンタと、第２の信号の出力中に第１の信号
の出力が停止したときにCPUに対しリセット信号を出力
するゲート回路とにより暴走監視手段を構成するように
したので、従来の暴走監視を行うための高価なタイマー
回路が不要になってコストダウンが可能になると共に、
起動部から起動信号が出力された時点でのみ暴走監視手
段を動作させて以降のCPUの暴走監視を行わせるため、
タイマー回路を用いて暴走監視を行う従来方式に比べ消
費電力を低減できるという効果がある。
ば、起動部からの起動信号に基づき起動され第１の信号
を出力する単安定マルチバイブレータと、単安定マルチ
バイブレータの第１の信号の出力に基づき起動されて第
２の信号を出力し動作モード中のCPUの暴走の監視を開
始するとともに、動作モード中のCPUからのリセット信
号に基づき第２の信号の出力を停止しCPUの暴走監視を
停止するカウンタと、第２の信号の出力中に第１の信号
の出力が停止したときにCPUに対しリセット信号を出力
するゲート回路とにより暴走監視手段を構成するように
したので、従来の暴走監視を行うための高価なタイマー
回路が不要になってコストダウンが可能になると共に、
起動部から起動信号が出力された時点でのみ暴走監視手
段を動作させて以降のCPUの暴走監視を行わせるため、
タイマー回路を用いて暴走監視を行う従来方式に比べ消
費電力を低減できるという効果がある。
第１図は本考案に係るCPUの暴走監視装置の一実施例を
示すブロック図、第２図はこの装置の各部のタイミング
チャートである。 １……CPU、２……時計IC、3,4……カウンタ、５……ワ
ンショットマルチバイブレータ、６……ゲート回路。
示すブロック図、第２図はこの装置の各部のタイミング
チャートである。 １……CPU、２……時計IC、3,4……カウンタ、５……ワ
ンショットマルチバイブレータ、６……ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−231966（ＪＰ，Ａ) 特開 平２−141836（ＪＰ，Ａ) 実開 昭56−113946（ＪＰ，Ｕ) 実開 昭64−3960（ＪＰ，Ｕ) 実公 平１−32136（ＪＰ，Ｙ２)
Claims (1)
- 【請求項１】通常の処理を実行しない低消費電力モード
であるストップモードと、前記通常の処理を実行する比
較的短時間の動作モードとを有するCPUと、前記CPUに起
動信号を送出して前記ストップモードから動作モードに
移行させ前記通常の処理の実行を開始させる起動部と、
前記CPUの暴走を監視する暴走監視手段とを備えた装置
において、 前記暴走監視手段は、前記起動部からの起動信号に基づ
き起動され少なくとも動作モード中第１の信号を出力す
る単安定マルチバイブレータと、前記単安定マルチバイ
ブレータの第１の信号の出力に基づき起動されて第２の
信号を出力し前記動作モード中のCPUの暴走の監視を開
始するとともに、前記動作モード中のCPUからこのCPUの
正常動作を示すウォッチドッグ信号が出力されると前記
第２の信号の出力を停止しCPUの暴走監視を停止するカ
ウンタと、前記第１の信号の出力中に前記第２の信号の
出力が停止しないときにCPUに対しリセット信号を出力
するゲート回路とからなり、前記暴走監視手段は前記CP
Uの動作モード中の暴走を監視するようにしたことを特
徴とするCPUの暴走監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990068486U JP2591690Y2 (ja) | 1990-06-29 | 1990-06-29 | Ｃｐｕの暴走監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990068486U JP2591690Y2 (ja) | 1990-06-29 | 1990-06-29 | Ｃｐｕの暴走監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0428347U JPH0428347U (ja) | 1992-03-06 |
| JP2591690Y2 true JP2591690Y2 (ja) | 1999-03-10 |
Family
ID=31602968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990068486U Expired - Lifetime JP2591690Y2 (ja) | 1990-06-29 | 1990-06-29 | Ｃｐｕの暴走監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591690Y2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512049A (en) * | 1978-07-06 | 1980-01-28 | Showa Boueki Kk | Device for vertically and horizontally positioning box in box seallup machine |
| JPS6297422A (ja) * | 1985-10-23 | 1987-05-06 | Nec Corp | 交流２線式タイマ回路 |
| JPS6432136U (ja) * | 1987-08-20 | 1989-02-28 | ||
| JPH02141836A (ja) * | 1988-11-24 | 1990-05-31 | Fujitsu Ltd | プロセッサーのリセット方式 |
-
1990
- 1990-06-29 JP JP1990068486U patent/JP2591690Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0428347U (ja) | 1992-03-06 |
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