JPH0736244U - 演算処理装置の異常検出装置 - Google Patents

Abstract

(57)【要約】 【構成】 タイマ回路２は、システム電源の投入により
クロックを計数し始め、計数が所定数に達するとイネー
ブル信号を出力する。ウォッチドッグタイマ回路１は、
このイネーブル信号により、クロックがＡＮＤ回路３か
ら与えられて計数を開始する。ＣＰＵ４にて処理を行な
うソフトウェアに異常が生じたときは、そのソフトウェ
アからクリア信号が供給されない。したがって、ウォッ
チドッグタイマ回路１は、初期化されずに所定数までク
ロックを計数してタイムアウト信号を出力する。また、
このとき、ＣＰＵ４およびタイマ回路２がタイムアウト
信号により初期化される。タイマ回路２は、これにより
計数を再開し、システム電源の投入時と同様、ソフトウ
ェアが始動したころにイネーブル信号を出力する。 【効果】 計数開始から所定数の計数を終了するまでの
時間を長くすることなく、正確に演算処理装置（ソフト
ウェア処理）の異常を検出することができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、演算処理装置においてソフトウェアが正常に処理を行なっているか 否かを監視して異常が生じた際にはそれを検出する演算処理装置の異常検出装置 に関するものである。

【０００２】

【従来の技術】

従来のＣＰＵ等の演算処理装置には、図２に示すようなウォッチドッグタイマ 回路１１が付設されているものがある。このウォッチドッグタイマ回路１１は、 ソフトウェアが演算処理装置にて正常に処理を行なっているか否かを監視するよ うになっている。

【０００３】 具体的には、ウォッチドッグタイマ回路１１は、図示しない発振器により出力 されるクロックをカウントするようになっている。ソフトウェアが正常に動作し ているとき、ウォッチドッグタイマ回路１１は、計数を所定数行なう以前にソフ トウェアにより生成される一定周期のクリア信号により初期化されるので、タイ ムアウト信号を出力しない。

【０００４】 一方、ソフトウェアに異常が生じたときにはクリア信号が入力されないので、 ウォッチドッグタイマ回路１１は、所定数のクロックを計数することによりソフ トウェアの異常とみなしてタイムアウト信号を出力する。このタイムアウト信号 は、警告ランプを点灯させるなど、ハードウェア的な異常告知に利用される。

【０００５】 ウォッチドッグタイマ回路１１が計数するクロックの所定数は、時限設定端子 Ｔ_A 〜Ｔ_C で各ビットの値（Ｔ₁ 〜Ｔ₃ ）により設定される。すなわち、そのク ロック数は、計数開始からタイムアウト信号が出力されるまでの時間に対応して いる。

【０００６】

【考案が解決しようとする課題】

上記従来のウォッチドッグタイマ回路１１は、通常、演算処理装置を備えたシ ステムの電源投入と同時にカウントを開始するようになっている。したがって、 その電源投入から比較的短時間でソフトウェアが処理を開始するシステムの場合 、ウォッチドッグタイマ回路１１との動作タイミングに大きなずれが生じないの で、ウォッチドッグタイマ回路１１は、問題なくソフトウェアを監視することが できる。

【０００７】 これに対し、近年の多機能化されたシステムでは、従来のシステムに比べてシ ステムチェックに時間がかかり、動作を開始するまでの時間が長引く傾向にある 。このため、ウォッチドッグタイマ回路１１が、システムの立ち上がりが完了し てソフトウェアが立ち上がるまでに所定数のクロックの計数を完了してタイムア ウト信号を出力してしまうおそれがある。

【０００８】 このような不都合を解消するために、システムの立ち上がり時間を見込んで、 計数開始から終了までに要する計数時間を長く設定することが考えられる。しか しながら、計数時間を長くすると、ソフトウェアが処理を行なっている最中に異 常が生じた場合、異常の検出が遅れるおそれがある。したがって、ウォッチドッ グタイマ回路１１のカウント時間を長くすることは、ウォッチドッグタイマ回路 １１の本来の機能が損なわれることになり好ましくない。

【０００９】 上記のように、ウォッチドッグタイマ回路１１は、システムおよびソフトウェ アの立ち上がり時間の長期化によって誤検出するおそれがあり、このために信頼 性に欠けるという問題点を有していた。

【００１０】 本考案は、上記の事情に鑑みてなされたものであって、システムの立ち上がり 時間に関わらず、正確にソフトウェアの異常を検出することを目的としている。

【００１１】

【課題を解決するための手段】 本考案の演算処理装置の異常検出装置は、上記の課題を解決するために、一定 周期のクロックを所定数計数すると計数終了信号を出力する一方、演算処理装置 にて処理を行なうソフトウェアの正常動作時にそのソフトウェアにより生成され 、かつクロックを所定数計数する期間よりも短い一定周期の初期化信号により初 期化される計数手段と、電源投入時または上記演算処理装置の初期化から上記の ソフトウェアの動作開始までに要する所定時間が予めユーザーによって適宜に設 定されており、電源投入時または上記演算処理装置の初期化から計時を行なって その所定時間に達すると計時終了信号を出力する計時手段と、この計時手段の計 時終了信号を受けると、上記計数手段にクロックの計数を許可する計数許可手段 とを備えていることを特徴としている。

【００１２】

【作用】

上記の構成においては、電源が投入されると計時手段の計時が開始する。計時 手段が上記のユーザーが予め設定していた所定時間を計時して計時終了信号を出 力すると、計数許可手段により、計数手段のクロックの計数が許可される。する と、計数手段によりクロックの計数が開始される。

【００１３】 演算処理装置においてソフトウェアが正常に動作しているときは、ソフトウェ アにより一定周期の初期化信号が出力されるため、計数手段は、所定数の計数を 終了するまでに初期化される。したがって、このときは、計数終了信号が出力さ れず、異常が検出されない。

【００１４】 一方、演算処理装置においてソフトウェアの動作に異常が生じたときは、初期 化（クリア）信号が出力されなくなるので、計数手段は、初期化（クリア）され ずに所定数の計数を終了する。したがって、このときは、計数終了信号が出力さ れて、異常が検出される。

【００１５】 上記の構成では、計数手段がクロックの計数を開始するのは、計時手段および 計数許可手段により、ソフトウェアの動作の開始とほぼ同じになる。それゆえ、 計数手段がソフトウェアの立ち上がり以前にクロックの計数を開始して、計数終 了信号を出力するといった不都合は生じない。

【００１６】

【実施例】

本考案の一実施例について図１に基づいて説明すれば、以下の通りである。

【００１７】 本実施例に係る異常検出装置は、図１に示すように、ウォッチドッグタイマ回 路１と、タイマ回路２と、ＡＮＤ回路３とを備えており、各種の処理や外部機器 の制御等を行なうシステムにおいて設けられている。本システムは、演算処理装 置としてＣＰＵ４を備えており、その他、図示はしないが他のＣＰＵ等の処理系 を備えている。

【００１８】 ウォッチドッグタイマ回路１は、ＣＰＵ４にて処理を実行するソフトウェアを 監視する回路である。このウォッチドッグタイマ回路１は、カウンタ回路の一種 であり、ＡＮＤ回路３を介してクロック入力端子ＣＬＫに入力されたクロックを 計数するようになっている。そのクロックは、水晶振動子を有する基準発振器（ 図示せず）により生成される一定の周期のパルス信号である。

【００１９】 上記のウォッチドッグタイマ回路１は、所定数のクロックを計数すると、タイ ムアウト出力端子ＴＯからタイムアウト信号（計数終了信号）を出力するように なっている。上記の所定数は、時限設定端子Ｔ_A 〜Ｔ_C に設定されるＴ₁ 〜Ｔ₃ により決まる値であり、計数開始からタイムアウト信号が出力されるまでの所定 時間に対応している。

【００２０】 また、計数手段としてのウォッチドッグタイマ回路１は、計数の開始から上記 の所定数の計数を終了するまでに要する時間より短い期間を一定周期とするクリ ア信号（初期化信号）がクリア端子ＣＬＲに与えられると初期化される。上記の クリア信号は、ソフトウェアがＣＰＵ４にて正常に処理を実行しているときにソ フトウェアにより生成される。すなわち、クリア信号は、ソフトウェアが正常に 処理を実行しているとき、計数の終了を示す信号すなわちタイムアウト信号を出 力させないようになっており、ソフトウェアの異常検出手段としての機能を有し ている。

【００２１】 上記のタイムアウト信号は、ＣＰＵ４のリセット端子Ｒに与えられる他、ＣＰ Ｕ４以外のＣＰＵや、ソフトウェアの動作異常を告知するためのＬＥＤ等の警告 ランプ（図示せず）といった出力装置に与えられる。この警告ランプは、常時閉 接点のリレーがタイムアウト信号により接点を開くと点灯するように構成されて いる。また、タイムアウト信号は、クリア信号として次に述べるタイマ回路２に も与えられる。

【００２２】 タイマ回路２は、クロック入力端子ＣＬＫに与えられるクロック（ウォッチド ッグタイマ回路１に与えられるクロックと同一のもの）を計数するカウンタ回路 である。このタイマ回路２は、システム電源の投入時あるいはＣＰＵ４のリセッ ト時に計数を開始して所定数のクロックを計数することにより計時を行なうと、 イネーブル出力端子Ｅからイネーブル信号（計時終了信号）を出力するようにな っている。

【００２３】 上記の所定数は、時限設定端子Ｔ_D 〜Ｔ_F にＴ₄ 〜Ｔ₆ の値で設定される。ま た、計時開始から計時終了までに要する時間は、システム電源の投入またはＣＰ Ｕ４のリセットからソフトウェアが処理を開始するまでに要する時間（本システ ムでは２分）に設定されている。この時間は、システムチェックを含むシステム の立ち上がりに要するシステム立ち上がり時間と、システム立ち上がり後にソフ トウェアが立ち上がるまでの時間との合計時間となっている。また、タイマ回路 ２は、前述のように、タイムアウト信号がクリア信号としてクリア入力端子ＣＬ Ｒに与えられて、初期化されるようになっている。

【００２４】 上記のように、タイマ回路２は、システム電源の投入後あるいはＣＰＵ４のリ セット後、システムが正常に立ち上がったときに“Ｈｉｇｈ”のイネーブル信号 をウォッチドッグタイマ回路１に与える計時手段としての機能を有している。

【００２５】 ＡＮＤ回路３は、一方の入力端子にクロックが入力され、他方の入力端子にタ イマ回路２からのイネーブル信号が入力されるようになっている。また、ＡＮＤ 回路３は、出力端子がウォッチドッグタイマ回路１のクロック入力端子ＣＬＫに 接続されている。このように構成されるＡＮＤ回路３は、“Ｈｉｇｈ”のイネー ブル信号が入力されているときのみウォッチドッグタイマ回路１にクロックを与 えて計数を可能にさせるようになっており、計数許可手段としての機能を有して いる。

【００２６】 ここで、上記のように構成される異常検出装置の動作について説明する。

【００２７】 まず、システム電源が投入されると、タイマ回路２が動作してクロックの計数 を開始し、クロックの計数が所定数に達したときに、イネーブル出力端子Ｅから イネーブル信号が出力される。イネーブル信号がＡＮＤ回路３に入力されると、 ＡＮＤ回路３からクロックが出力されてウォッチドッグタイマ回路１に与えられ る。ウォッチドッグタイマ回路１は、これにより動作してクロックの計数を開始 する。

【００２８】 ソフトウェアが正常に処理を行なっているとき、ソフトウェアからクリア信号 が供給されるので、ウォッチドッグタイマ回路１は、クロックの所定数の計数を 終了するまでに初期化される。したがって、このとき、ウォッチドッグタイマ回 路１はタイムアウト信号を出力しない。

【００２９】 一方、ソフトウェアに異常が生じたときは、ソフトウェアからクリア信号が供 給されない。このため、ウォッチドッグタイマ回路１は、所定数までクロックを 計数してタイムアウト信号を出力する。このタイムアウト信号は、他のＣＰＵに 与えられる一方、警告ランプの点灯のために供される。そして、タイムアウト信 号により警告ランプが点灯すると、ソフトウェアに異常が生じたことがユーザに 告知される。

【００３０】 また、ソフトウェアに異常が生じたときは、ＣＰＵ４がタイムアウト信号によ り初期化される。これと同時に、タイマ回路２は、タイムアウト信号により初期 化され、計時を再開する。そして、システム電源の投入時と同様、システムが起 動し始めたころに、タイマ回路２からイネーブル信号が出力されてウォッチドッ グタイマ回路１が動作する。

【００３１】 以上述べたように、本実施例の異常検出装置では、ソフトウェアが立ち上がる までに要する時間に応じてタイマ回路２の時限設定をユーザーが予め行なうこと により、ソフトウェアの立ち上がりとウォッチドッグタイマ回路１の動作開始と をほぼ一致させる。それゆえ、システム電源の投入時またはＣＰＵ４のリセット 時に、システムが立ち上がった後にソフトウェアが立ち上がった時点でウォッチ ドッグタイマ回路１が動作する。したがって、ソフトウェアの立ち上がりまでに ウォッチドッグタイマ回路１が動作してタイムアウト信号を出力することはない 。

【００３２】 なお、本実施例において、ＡＮＤ回路３は、ウォッチドッグタイマ回路１の外 部に設けられているが、ウォッチドッグタイマ回路１に内蔵されていてもよい。

【００３３】

【考案の効果】

本考案の演算処理装置の異常検出装置は、以上のように、一定周期のクロック を所定数計数すると計数終了信号を出力する一方、演算処理装置にて処理を行な うソフトウェアの正常動作時にそのソフトウェアにより生成され、かつクロック を所定数計数する期間よりも短い一定周期の初期化信号により初期化される計数 手段と、電源投入時または上記演算処理装置の初期化から上記ソフトウェアの動 作開始までに要する所定時間が予めユーザーによって適宜設定されており、電源 投入時または上記演算処理装置の初期化から計時を行なってその所定時間に達す ると計時終了信号を出力する計時手段と、上記計時手段の計時終了信号を受ける と、上記計数手段にクロックの計数を許可する計数許可手段とを備えている構成 である。

【００３４】 これにより、計数手段によりクロックの計数が開始されるのは、ソフトウェア の始動とほぼ同じになる。このため、ソフトウェアの立ち上がり以前に計数手段 の計数が開始して計数終了信号が出力されることはない。したがって、本考案の 演算処理装置の異常検出装置を採用すれば、計数開始から所定数の計数を終了す るまでの時間を長くすることなく、正確に演算処理装置を備えたシステム（ソフ トウェア処理）の異常を検出することができるという効果を奏する。

【図面の簡単な説明】

【図１】本考案の一実施例に係る異常検出装置の構成を
示すブロック図である。

【図２】従来のウォッチドッグタイマ回路を示すブロッ
ク図である。

【符号の説明】

１ ウォッチドッグタイマ回路（計数手段） ２ タイマ回路（計時手段） ３ ＡＮＤ回路（計数許可手段） ４ ＣＰＵ（演算処理装置）

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】一定周期のクロックを所定数計数すると計
   数終了信号を出力する一方、演算処理装置にて処理を行
   なうソフトウェアの正常動作時にそのソフトウェアによ
   り生成され、かつクロックを所定数計数する期間よりも
   短い一定周期の初期化信号により初期化される計数手段
   と、 電源投入時または上記演算処理装置の初期化から上記ソ
   フトウェアの動作開始までに要する所定時間が予め設定
   されており、電源投入時または上記演算処理装置の初期
   化から計時を行なってその所定時間に達すると計時終了
   信号を出力する計時手段と、 上記計時手段の計時終了信号を受けると、上記計数手段
   にクロックの計数を許可する計数許可手段とを備えてい
   ることを特徴とする演算処理装置の異常検出装置。