JPH08179971A - 演算処理装置の異常検出装置 - Google Patents

Abstract

(57)【要約】 【構成】 演算処理装置の異常検出装置は、一定周期の
クロックを所定数計数すると異常検出信号を出力する一
方、演算処理装置の正常処理時に上記所定数計数する期
間よりも短い周期でリセットされるウォッチドッグタイ
マ回路１と、上位装置からの中断指令に応じて上記計数
手段の計数動作を中断させる一方、上位装置からの再開
指令に応じて計数動作を再開させる計数動作制御回路１
１とを備えている。 【効果】 上位装置は、端末装置に対して、リモートメ
インテナンス処理が可能となる。異常の誤検出に伴う不
要なシステムリセットを回避できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、端末装置に対して上位
装置からリモートメインテナンス処理が行なえる演算処
理装置の異常検出装置に関するものである。

【０００２】

【従来の技術】従来のＣＰＵ等の演算処理装置には、図
２に示すようなウォッチドッグタイマ回路２１が付設さ
れているものがある。このウォッチドッグタイマ回路２
１は、ソフトウェアが演算処理装置にて正常に処理を行
なっているか否かを監視するようになっている。

【０００３】具体的には、ウォッチドッグタイマ回路２
１は、図示しない発振器により出力されるクロックをカ
ウントするようになっている。ソフトウェアが正常に動
作しているとき、ウォッチドッグタイマ回路２１は、計
数を所定数行なう以前にソフトウェアにより生成される
一定周期のクリア信号によりリセットされるので、タイ
ムアウト信号を出力しない。

【０００４】一方、ソフトウェアに異常が生じたときに
はクリア信号が入力されないので、ウォッチドッグタイ
マ回路２１は、所定数のクロックを計数することにより
ソフトウェアの異常とみなしてタイムアウト信号を出力
する。このタイムアウト信号は、警告ランプを点灯させ
るなど、ハードウェア的な異常告知に利用される。

【０００５】ウォッチドッグタイマ回路２１が計数する
クロックの所定数は、時限設定端子Ｔ_A 〜Ｔ_C で各ビッ
トの値（Ｔ₁ 〜Ｔ₃ ）により設定される。すなわち、そ
のクロック数は、計数開始からタイムアウト信号が出力
されるまでの時間に対応している。

【０００６】

【発明が解決しようとする課題】従来、リモートメイン
テナンス処理等の機能がなく、端末装置（端末局）は一
度起動されると、上位システム（中央局など）からはリ
モートメインテナンス処理は行なえなかった。このた
め、端末装置でのウォッチドッグタイマは、動作可（イ
ネーブル）の機能しか有しておらず、したがって、一
旦、ウォッチドッグタイマが作動開始すると、上位装置
からの指令に基づいて端末装置に対してリモートメイン
テナンス処理をする必要が生じた場合、ウォッチドッグ
タイマは作動し続けるので、やがてタイムアップし、端
末装置はダウンしたままとなり、異常でもないのに、異
常が検出されてしまい、不要なシステムリセットが実施
され、高信頼性のシステムを実現できないという問題点
を有していた。

【０００７】本発明は上記問題点に鑑みなされたもので
あり、その目的は、端末装置に対して上位装置からリモ
ートメインテナンス処理可能な演算処理装置の異常検出
装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明の演算処理装置の
異常検出装置は、上記課題を解決するために、一定周期
のクロックを所定数計数すると異常検出信号を出力する
一方、演算処理装置の正常処理時に上記所定数計数する
期間よりも短い周期でリセットされる計数手段と、上位
装置からの中断指令に応じて上記計数手段の計数動作を
中断させる一方、上位装置からの再開指令に応じて計数
動作を再開させる計数動作制御手段とを備えた構成を有
している。

【０００９】

【作用】上記構成によれば、演算処理装置の正常処理時
には、計数手段は上記所定の短い周期でリセットされ
る。しかし、何らかの理由により、演算処理装置の処理
に異常が生じると、計数手段は周期的にリセットされな
くなり、この結果、計数手段は、上記所定数のクロック
を計数した後に、異常検出信号を出力することになる。
この異常検出信号により、演算処理装置の処理に異常が
生じたことが検出される。

【００１０】以上の動作において、例えば上位装置によ
るリモートメインテナンス処理が行なわれる際に、計数
動作制御手段が上位装置から中断指令を受けると、計数
手段は周期的にリセットされなくなる。しかし、このと
き、計数動作制御手段は計数手段の計数動作を中断させ
るので、計数手段がクロックを計数して異常検出信号を
出力することがなくなる。この結果、異常の誤検出が生
じなくなり、不要なシステムリセットが回避でき、上位
装置によるリモートメインテナンス処理が安定して確実
に行なわれる。

【００１１】その後、上位装置から再開指令を受ける
と、計数動作制御手段は計数手段に計数動作を再開させ
る。再開後も、演算処理装置の正常処理時には、計数手
段は周期的にリセットされるので、異常検出信号は出力
されないが、演算処理装置の処理に異常が生じると、計
数手段は周期的にリセットされなくなり、計数手段は上
記所定数のクロックを計数した後に異常検出信号を出力
し、これにより、演算処理装置の処理に異常が生じたこ
とが検出される。

【００１２】

【実施例】本発明の一実施例について図１に基づいて説
明すれば、以下の通りである。

【００１３】本実施例に係る演算処理装置の異常検出装
置は、図１に示すように、ウォッチドッグタイマ回路１
と、タイマ回路２と、ＡＮＤ回路３と、アドレスデコー
ダ４・５と、データデコーダ６・７と、フリップフロッ
プ８・１０とを備えており、各種の処理や外部機器の制
御等を行なうシステムにおいて設けられている。本シス
テムは、演算処理装置（図示しない）を備えており、そ
の他、図示はしないが他のＣＰＵ等の処理系を備えてい
る。

【００１４】ウォッチドッグタイマ回路１は、演算処理
装置にて処理を実行するソフトウェアを監視する回路で
ある。このウォッチドッグタイマ回路１は、カウンタ回
路の一種であり、ＡＮＤ回路３を介してクロック入力端
子ＣＬＫに入力されたクロックを計数するようになって
いる。そのクロックは、水晶振動子を有する基準発振器
（図示せず）により生成される一定の周期のパルス信号
である。

【００１５】上記のウォッチドッグタイマ回路１は、所
定数のクロックを計数すると、タイムアウト出力端子Ｔ
Ｏからタイムアウト信号を出力するようになっている。
上記の所定数は、時限設定端子Ｔ_A 〜Ｔ_C に印加される
Ｔ₁ 〜Ｔ₃ （何れも２値レベル）により決まる値であ
り、計数開始からタイムアウト信号が出力されるまでの
所定時間に対応している。

【００１６】また、計数手段としてのウォッチドッグタ
イマ回路１は、計数の開始から上記の所定数の計数を終
了するまでに要する時間より短い期間を一定周期とする
クリア信号がクリア端子ＣＬＲに与えられると初期化
（リセット）される。

【００１７】ここで、上記クリア信号について説明す
る。このクリア信号はアドレスデコーダ４及びデータデ
コーダ６によって生成される。アドレスデコーダ４は、
ＶＭＥバス９のアドレスバスが接続されると共に、所望
のアドレス（この場合、ウォッチドッグタイマ回路１の
アドレスに対応する）を２値レベルで設定するようにな
っている。ＶＭＥバス９を介して、設定アドレスと一致
したアドレスが入力されると、アドレスデコーダ４の出
力端子Ｑ₁ からローレベルの信号が出力されるようにな
っている。

【００１８】出力端子Ｑ₁ は、データデコーダ６のチッ
プイネーブル端子ＴＥに接続されている。また、データ
デコーダ６には、ＶＭＥバス９のデータバスが接続され
ると共に、所望のデータ（この場合、ウォッチドッグタ
イマ回路１をクリアするという命令に対応する）を２値
レベルで設定するようになっている。ＶＭＥバス９を介
して、設定データと一致したデータが入力されると、デ
ータデコーダ６の出力端子Ｑ₂ はハイレベルからローレ
ベルに変化し、このローレベルの信号がウォッチドッグ
タイマ回路１のクリア端子ＣＬＲに送られる。

【００１９】すなわち、ＶＭＥバス９を介して、設定ア
ドレス及び設定データと一致したアドレス及びデータが
それぞれ入力されないと、データデコーダ６の出力端子
Ｑ₂からローレベルの信号がウォッチドッグタイマ回路
１のクリア端子ＣＬＲに送られないようになっている。

【００２０】上記ＶＭＥバス９には、複数の端末装置
（図示しない）が接続されていると共に、インターフェ
ース及びイーサネット（何れも図示しない）等の通信回
線を介して、図示しない上位装置（システム）が接続さ
れている。上位装置からの送信データは、第１の端末装
置に送られ、第１の端末装置から例えばウォッチドッグ
タイマ回路１を含む第２の端末装置に転送されることに
なる。

【００２１】上記のクリア信号は、ソフトウェアが演算
処理装置にて正常に処理を実行している限り、上記のア
ドレスデコーダ４及びデータデコーダ６がアクセスさ
れ、ウォッチドッグタイマ回路１のクリア端子ＣＬＲに
クリア信号（ローレベル）が送られ続けることになる。
即ち、クリア信号は、ソフトウェアが正常に処理を実行
しているとき、計数の終了を示す信号すなわちタイムア
ウト信号を出力させないようになっており、ソフトウェ
アの異常検出手段としての機能を有している。

【００２２】上記のタイムアウト信号は、演算処理装置
をリセットさせる他、フリップフロップ１０によりラッ
チされた後、システムリセット信号となる。つまり、こ
のシステムリセット信号は、演算処理装置以外のＣＰＵ
（図示しない）や、ソフトウェアの動作異常を告知する
ためのＬＥＤ等の警告ランプ（図示せず）といった出力
装置に与えられる。この警告ランプは、例えば、常時閉
接点のリレー（図示しない）がタイムアウト信号を受け
て接点を開くと点灯するように構成されている。また、
タイムアウト信号は、クリア信号として次に述べるタイ
マ回路２にも与えられる。

【００２３】タイマ回路２は、クロック入力端子ＣＬＫ
に与えられるクロック（ウォッチドッグタイマ回路１に
与えられるクロックと同一のもの）を計数するカウンタ
回路である。このタイマ回路２は、システム電源の投入
時、あるいは演算処理装置のリセット時に、計数を開始
して所定数のクロックを計数することにより計時を行な
うと、イネーブル出力端子Ｅからイネーブル信号（ハイ
レベル）をＡＮＤ回路３に対して出力するようになって
いる。逆に、イネーブル出力端子Ｅがローレベルの場
合、ＡＮＤ回路３の出力もローレベルになるので、クロ
ックはウォッチドッグタイマ回路１に送られなくなり、
ウォッチドッグタイマ回路１の計数動作は行なわれな
い。

【００２４】上記の所定数は、時限設定端子Ｔ_D 〜Ｔ_F
に印加されるＴ₄ 〜Ｔ₆ の値（何れも２値レベル）で任
意に設定可能である。また、計時開始から計時終了まで
に要する時間は、システム電源の投入または演算処理装
置のリセットからソフトウェアが処理を開始するまでに
要する時間（本システムでは２分程度）に設定されてお
り、この時間は、システムチェックを含むシステムの立
ち上がりに要するシステム立ち上がり時間と、システム
立ち上がり後にソフトウェアが立ち上がるまでの時間と
の合計時間となっている。また、タイマ回路２は、前述
のように、タイムアウト信号がクリア信号としてクリア
入力端子ＣＬＲに与えられて、初期化されるようになっ
ている。

【００２５】上述のように、タイマ回路２は、システム
電源の投入後あるいは演算処理装置のリセット後、シス
テムが正常に立ち上がったときにハイレベルのイネーブ
ル信号をＡＮＤ回路３を介してウォッチドッグタイマ回
路１に与える計時手段としての機能を有している。

【００２６】ＡＮＤ回路３は、例えば３入力のＡＮＤ回
路からなり、第１の入力端子にタイマ回路２からのイネ
ーブル信号が供給され、第２の入力端子に上記クロック
が供給され、第３の入力端子に計数動作制御回路１１
（計数動作制御手段）の出力が供給されるようになって
いる。

【００２７】また、ＡＮＤ回路３は、出力端子がウォッ
チドッグタイマ回路１のクロック入力端子ＣＬＫに接続
されている。このように構成されるＡＮＤ回路３は、タ
イマ回路２からのイネーブル信号（ハイレベル）と計数
動作制御回路１１からのハイレベルの信号との両方が入
力されているときのみ、ウォッチドッグタイマ回路１に
クロックを与えて計数動作を可能にさせるようになって
いる。

【００２８】計数動作制御回路１１は、図１に示すよう
に、アドレスデコーダ５と、データデコーダ７と、フリ
ップフロップ８とから構成されている。ここで、計数動
作制御回路１１について以下に説明する。

【００２９】計数動作制御回路１１内のアドレスデコー
ダ５は、前記アドレスデコーダ４と同じ機能を有する。
アドレスデコーダ５は、ＶＭＥバス９のアドレスバスが
接続されると共に、所望のアドレス（例えば、所望の端
末装置のアドレスに対応する）を２値レベルで設定する
ようになっている。ＶＭＥバス９を介して、設定アドレ
スと一致したアドレスが入力されると、アドレスデコー
ダ５の出力端子Ｑ₃ はハイレベルからローレベルに変化
する。

【００３０】出力端子Ｑ₃ は、データデコーダ７のチッ
プイネーブル端子ＴＥに接続されている。また、データ
デコーダ７には、ＶＭＥバス９のデータバスが接続され
ると共に、所望のデータ（例えば、上記端末装置にプロ
グラムをバージョンアップする命令に対応する）を２値
レベルで設定するようになっている。ＶＭＥバス９を介
して、設定データと一致したデータが入力されると、デ
ータデコーダ７の出力端子Ｑ₄ はハイレベルからローレ
ベルに変化し、フリップフロップ８によりラッチされた
後、ＡＮＤ回路３の第３の入力端子に送られる。

【００３１】すなわち、ＶＭＥバス９を介して、設定ア
ドレス及び設定データと一致したアドレス及びデータ
（例えば、ウォッチドッグタイマ回路１の計数動作中断
指令や、同回路１の計数動作再開指令に対応するデー
タ）がそれぞれ入力されないと、データデコーダ７の出
力端子Ｑ₄ はハイレベルからローレベルに変化せず、ロ
ーレベルの信号がＡＮＤ回路３に対して送られないよう
になっている。上記アドレス及び設定データ（ウォッチ
ドッグタイマ回路１の計数動作中断指令に対応するデー
タ）が入力されると、ローレベルの信号がＡＮＤ回路３
に供給され、ＡＮＤ回路３の出力はローレベルになるの
で、上記クロックがウォッチドッグタイマ回路１に送ら
れなくなり、ウォッチドッグタイマ回路１の計数動作は
中断されることになる。

【００３２】その後、上記アドレス及びデータ（ウォッ
チドッグタイマ回路１の計数動作再開指令に対応するデ
ータ）が入力されると、データデコーダ７の出力端子Ｑ
₄ は、再度、ハイレベルからローレベルに変化し、フリ
ップフロップ８の出力はローレベルからハイレベルに変
化し、ハイレベルの信号がＡＮＤ回路３の第３の入力端
子に送られる。この状態で、イネーブル信号がハイレベ
ルである限り、クロックがウォッチドッグタイマ回路１
のクロック端子ＣＬＫに供給されるので、ウォッチドッ
グタイマ回路１の計数動作は再開される。

【００３３】つまり、上位装置からのリモートメインテ
ナンス指令に基づいて、計数動作制御回路１１の出力
は、タイマ回路２からの一定レベルのイネーブル信号
（ローレベル）とは異なって、レベル変化（ハイレベル
からローレベルに変化し、更にローレベルからハイレベ
ルに変化する。これにより、ウォッチドッグタイマ回路
１の計数動作の中断、再開が容易に制御できる。したが
って、計数動作制御回路１１の構成は、上述の構成に限
定されるものではなく、レベル変化が可能な構成であれ
ばよい。

【００３４】ここで、上記のように構成される演算処理
装置の異常検出装置の動作について、以下に説明する。

【００３５】まず、システム電源が投入されると、演算
処理装置の異常検出装置を備えた端末装置に対して、他
の端末装置からプログラムがダウンロードされ、タスク
が生成される。この間、イネーブル信号はローレベルを
維持するので、ウォッチドッグタイマ回路１には計数の
対象となるクロックが入力されない。

【００３６】つまり、システム電源が投入されると、タ
イマ回路２が動作してクロックの計数を開始し、クロッ
クの計数が所定数に達したときに、イネーブル出力端子
Ｅからイネーブル信号（ハイレベル）が出力される。こ
のイネーブル信号がＡＮＤ回路３に入力されると共に計
数動作制御回路１１からハイレベルの信号がＡＮＤ回路
３に入力される（上位装置からのリモートメインテナン
ス指令がなく、アクセスされていない場合に対応）と、
ＡＮＤ回路３からクロックが出力されてウォッチドッグ
タイマ回路１に与えられる。ウォッチドッグタイマ回路
１は、これにより動作してクロックの計数を開始する。

【００３７】演算処理装置がソフトウェアを正常に処理
しているとき（アドレスデコーダ４とデータデコーダ６
とが共にアクセスされている限り）、データデコーダ６
からクリア信号（ローレベル）がウォッチドッグタイマ
回路１のクリア端子ＣＬＲに供給されるので、ウォッチ
ドッグタイマ回路１は、クロックの所定数の計数を終了
するまでに初期化される。したがって、このとき、ウォ
ッチドッグタイマ回路１はタイムアウト信号を出力する
ことはない。

【００３８】一方、ソフトウェアに異常が生じたとき
は、データデコーダ６からクリア信号がウォッチドッグ
タイマ回路１のクリア端子ＣＬＲに供給されなくなる。
このため、ウォッチドッグタイマ回路１は、所定数のク
ロックを計数後、タイムアウト信号を出力する。このタ
イムアウト信号は、フリップフロップ１０を介して他の
ＣＰＵに与えられる一方、警告ランプの点灯のため等に
供される。そして、タイムアウト信号により警告ランプ
が点灯すると、ソフトウェアに異常が生じたことがユー
ザに告知される。

【００３９】また、ソフトウェアに異常が生じたとき
は、演算処理装置を含むシステム全体がタイムアウト信
号により初期化（システムリセット）される。これと同
時に、タイマ回路２は、タイムアウト信号により初期化
され、計時を再開する。そして、システム電源の投入時
と同様、システムが起動し始めたころに、上位装置から
のアクセスがなければ、タイマ回路２からイネーブル信
号が出力されてウォッチドッグタイマ回路１が動作を再
開する。

【００４０】以上述べたように、本実施例の演算処理装
置の異常検出装置では、ソフトウェアが立ち上がるまで
に要する時間に応じてタイマ回路２の時限設定をユーザ
ーが予め行なうことにより、ソフトウェアの立ち上がり
とウォッチドッグタイマ回路１の動作開始とをほぼ一致
させる。それゆえ、システム電源の投入時または演算処
理装置のリセット時に、システムが立ち上がった後にソ
フトウェアが立ち上がった時点でウォッチドッグタイマ
回路１が動作する。したがって、ソフトウェアの立ち上
がりまでにウォッチドッグタイマ回路１が動作してタイ
ムアウト信号を出力することはない。

【００４１】ここで、タイマ回路２からイネーブル信号
（ハイレベル）がＡＮＤ回路３に印加された状態におい
て、上位装置からリモートメインテナンス指令が転送さ
れてきた場合について、以下に説明する。

【００４２】例えば、上位装置からプログラムのバージ
ョンアップ指令や、リスタート指令等のリモートメイン
テナンス指令が送信されてきた場合について説明する。
バージョンアップの場合について以下に説明するが、本
発明はこの場合に限定されず、上位装置からのリモート
メインテナンス指令に基づくものであればよい。なお、
プログラムのバージョンアップは、処理数を増加した
り、新たな機能を追加したりする必要が生じた場合に行
なわれる。この場合、新プログラムは、上述のように、
通信回線、インターフェース、ＶＭＥバス９、及び端末
装置を介してウォッチドッグタイマ回路１を備えた端末
装置にダウンロードされる。

【００４３】上記ダウンロードに先立って、計数動作制
御回路１１のアドレスに中断指令に対応するデータが送
信される。これに伴って、計数動作制御回路１１からロ
ーレベルの信号がＡＮＤ回路３に供給されるので、ＡＮ
Ｄ回路３の出力はハイレベルからローレベルになる。こ
の結果、クロックはウォッチドッグタイマ回路１のクロ
ック端子ＣＬＫに供給されなくなり、ウォッチドッグタ
イマ回路１は計数動作を中断する。その後、新プログラ
ムのダウンロードが終了すると、計数動作の再開指令を
上位装置から受領する。これに伴って、計数動作制御回
路１１のフリップフロップ８の出力はローレベルからハ
イレベルに変化するので、イネーブル信号がハイレベル
である限り、クロックはウォッチドッグタイマ回路１の
クロック端子ＣＬＫに供給されるようになり、ウォッチ
ドッグタイマ回路１は計数動作を再開する。

【００４４】以上のように、計数動作制御回路１１を設
けたことにより、上位装置からのリモートメインテナン
ス指令に基づいて、ウォッチドッグタイマ回路１の計数
動作を中断したり、再開したりできるようになるので、
端末装置がダウンしたままになることがなく、信頼性の
高い安定したシステムを供給できる。

【００４５】尚、本実施例において、ＡＮＤ回路３は、
ウォッチドッグタイマ回路１の外部に設けられている
が、ウォッチドッグタイマ回路１に内蔵されていてもよ
い。

【００４６】以上のように、本発明の演算処理装置の異
常検出装置は、一定周期のクロックを所定数計数すると
異常検出信号を出力する一方、演算処理装置の正常処理
時に上記所定数計数する期間よりも短い周期でリセット
される計数手段と、電源投入時、又は上記計数手段の初
期化時からの待機時間を予め設定できると共に、該待機
時間の経過後に上記の計数手段の計数動作を許可する計
時動作許可手段と、上位装置からの中断指令に応じて上
記計数手段の計数動作を中断させる一方、上位装置から
の再開指令に応じて計数動作を再開させる計数動作制御
手段とを備えた構成を有している。

【００４７】上記構成によれば、電源の投入、又は計数
手段の初期化時から、予め設定された待機時間が経過す
ると、計時動作許可手段は計数手段の計数動作を許可す
ることになる。

【００４８】演算処理装置の正常処理時には、計数手段
は上記所定の短い周期でリセットされる。しかし、何ら
かの理由で、演算処理装置の処理に異常が生じると、計
数手段は周期的にリセットされなくなり、計数手段は上
記所定数のクロックを計数した後に異常検出信号を出力
することになる。この異常検出信号により、演算処理装
置の処理に異常が生じたことが検出される。

【００４９】以上の動作において、計数動作制御手段が
上位装置からリセット指令を受けると、計数手段は周期
的にリセットされなくなる。しかし、このとき、計数動
作制御手段は計数手段の計数動作を中断させるので、計
数手段がクロックを計数して異常検出信号を出力するこ
とがなくなる。その後、上記リセット指令が解除される
と、計数動作制御手段は計数手段に計数動作を再開させ
る。この場合、演算処理装置の正常処理時には、計数手
段は周期的にリセットされるので、異常検出信号は出力
されないが、演算処理装置の処理に異常が生じると、計
数手段は周期的にリセットされなくなり、計数手段は上
記所定数のクロックを計数した後に異常検出信号を出力
し、これにより、演算処理装置の処理に異常が生じたこ
とが検出される。

【００５０】それゆえ、待機時間をソフトウェアの立ち
上がりに要する時間と略等しく設定しておけば、計数手
段によりクロックの計数が開始されるのは、ソフトウェ
アの始動とほぼ同じになる。このため、ソフトウェアの
立ち上がり以前に計数手段はクロックの計数を開始する
ことはなく、この期間に演算処理装置の処理異常が誤っ
て検出されることを回避できる。したがって、計数開始
から所定数の計数を終了するまでの時間を長くすること
なく、正確に演算処理装置を備えたシステムの異常を検
出することができる。

【００５１】加えて、計数動作制御手段が上位装置から
各種リモートメインテナンス指令を受けても、計数手段
のクロックの計数動作が中断されるので、この間に計数
手段がクロックを計数して異常検出信号を出力すること
を確実に回避できる。したがって、本発明の演算処理装
置の異常検出装置を備えた端末装置に対して、上位装置
は遠隔リスタート処理を実施することが可能となる。

【００５２】

【発明の効果】本発明の演算処理装置の異常検出装置
は、以上のように、一定周期のクロックを所定数計数す
ると異常検出信号を出力する一方、演算処理装置の正常
処理時に上記所定数計数する期間よりも短い周期でリセ
ットされる計数手段と、上位装置からの中断指令に応じ
て上記計数手段の計数動作を中断させる一方、上位装置
からの再開指令に応じて計数動作を再開させる計数動作
制御手段とを備えた構成である。

【００５３】それゆえ、計数動作制御手段が上位装置か
ら計数動作の中断指令を受けても、計数手段のクロック
の計数動作が中断されるので、この間に計数手段がクロ
ックを計数して異常検出信号を出力することを確実に回
避できる。また、計数動作の再開指令を受けると、計数
手段はクロックの計数を再開するので、上位装置からの
指令に基づいて端末装置に対してリモートメインテナン
スする場合、端末装置がダウンしたままにはならず、異
常の誤検出が確実に回避できる。したがって、本発明の
演算処理装置の異常検出装置を備えた端末装置に対し
て、上位装置はリモートメインテナンス処理が可能とな
ると共に、異常の誤検出に伴う従来の不要なシステムリ
セットを確実に回避できるという効果を併せて奏する。

【図面の簡単な説明】

【図１】本発明の演算処理装置の異常検出装置の一実施
例に係る構成を示すブロック図である。

【図２】従来のウォッチドッグタイマ回路例を示すブロ
ック図である。

【符号の説明】

１ ウォッチドッグタイマ回路（計数手段） ２ タイマ回路 ３ ＡＮＤ回路（計数動作制御手段） ４ アドレスデコーダ ５ アドレスデコーダ ６ データデコーダ ７ データデコーダ ８ フリップフロップ ９ ＶＭＥバス １０ フリップフロップ １１ 計数動作制御回路（計数動作制御手段）

Claims (1)

【特許請求の範囲】
1. 【請求項１】一定周期のクロックを所定数計数すると異
   常検出信号を出力する一方、演算処理装置の正常処理時
   に上記所定数計数する期間よりも短い周期でリセットさ
   れる計数手段と、 上位装置からの中断指令に応じて上記計数手段の計数動
   作を中断させる一方、上位装置からの再開指令に応じて
   計数動作を再開させる計数動作制御手段とを備えた演算
   処理装置の異常検出装置。