JP2967219B2 - ディジタル・コンピュータの外部電源瞬断対処装置 - Google Patents
ディジタル・コンピュータの外部電源瞬断対処装置Info
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- JP2967219B2 JP2967219B2 JP3223833A JP22383391A JP2967219B2 JP 2967219 B2 JP2967219 B2 JP 2967219B2 JP 3223833 A JP3223833 A JP 3223833A JP 22383391 A JP22383391 A JP 22383391A JP 2967219 B2 JP2967219 B2 JP 2967219B2
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Description
【０００１】
【産業上の利用分野】この発明は、ディジタル・コンピ
ュータの外部電源瞬断対処装置に関し、コンピュータの
外部電源が瞬断しても瞬断前にＲＡＭに書き込まれたデ
ータが破壊されることはなく保持され、電源再投入時は
当該投入が瞬断後の再投入であるのか否かを判断し、瞬
断によるものと判断された場合は瞬断前のデータから処
理を再開するディジタル・コンピュータの外部電源瞬断
対処装置に関する。
ュータの外部電源瞬断対処装置に関し、コンピュータの
外部電源が瞬断しても瞬断前にＲＡＭに書き込まれたデ
ータが破壊されることはなく保持され、電源再投入時は
当該投入が瞬断後の再投入であるのか否かを判断し、瞬
断によるものと判断された場合は瞬断前のデータから処
理を再開するディジタル・コンピュータの外部電源瞬断
対処装置に関する。
【０００２】
【従来の技術】ディジタル・コンピュータ（ＣＰＵ）の
外部電源瞬断対処装置の従来例を図３を参照して説明す
る。ＣＰＵは電圧変換器および内部電圧モニタを介して
外部電源に接続し、内部電圧モニタからＣＰＵに対して
ＣＰＵパワー・ダウン割り込み信号およびＣＰＵパワー
・オン・リセット信号を送り込むよう構成されている。
ＣＰＵは、更にＣＰＵバスを介してＲＯＭおよびＲＡＭ
に接続している。ＲＡＭには電源保持回路が具備されて
いる。ここで、外部電源が投入されて、パワー・オン・
リセットの手順の内でＲＡＭの或る特定のアドレスに予
め決められたＲＯＭ上の特定のデータを書いておき、電
源が瞬断されて再び供給された後、この特定のデータが
破壊されていない（或いはこの特定のデータの内容が変
更されていない）ことで電源瞬断か否かを判定してい
る。このプログラムは図４に示されている通りである。
この従来例は、ＣＰＵに対して外部電源が瞬断した際に
内部電圧モニタ回路によりこれを検出してパワー・ダウ
ン割り込み信号を送り込むよう構成されているので、結
局、外部電源が規定電圧以下であることを内部電圧モニ
タが検出した時はＣＰＵは既に正常な規定電圧が供給さ
れていない状態にある。従って、ＣＰＵはこの時は正常
な実行状態を維持し得なくなっているために暴走し、Ｒ
ＡＭのデータを破壊するという問題があった。また、Ｒ
ＡＭに設定されているアドレスのデータ（数種類ある）
のみをチェックしたところで、ＲＡＭのデータすべてが
電源瞬断前と同じであるという保証が得られたわけでは
なく、場合によっては、電源瞬断を判定するためのアド
レスのデータが正しくとも、その他のデータが電源瞬断
前とは相違するという問題もあった。
外部電源瞬断対処装置の従来例を図３を参照して説明す
る。ＣＰＵは電圧変換器および内部電圧モニタを介して
外部電源に接続し、内部電圧モニタからＣＰＵに対して
ＣＰＵパワー・ダウン割り込み信号およびＣＰＵパワー
・オン・リセット信号を送り込むよう構成されている。
ＣＰＵは、更にＣＰＵバスを介してＲＯＭおよびＲＡＭ
に接続している。ＲＡＭには電源保持回路が具備されて
いる。ここで、外部電源が投入されて、パワー・オン・
リセットの手順の内でＲＡＭの或る特定のアドレスに予
め決められたＲＯＭ上の特定のデータを書いておき、電
源が瞬断されて再び供給された後、この特定のデータが
破壊されていない（或いはこの特定のデータの内容が変
更されていない）ことで電源瞬断か否かを判定してい
る。このプログラムは図４に示されている通りである。
この従来例は、ＣＰＵに対して外部電源が瞬断した際に
内部電圧モニタ回路によりこれを検出してパワー・ダウ
ン割り込み信号を送り込むよう構成されているので、結
局、外部電源が規定電圧以下であることを内部電圧モニ
タが検出した時はＣＰＵは既に正常な規定電圧が供給さ
れていない状態にある。従って、ＣＰＵはこの時は正常
な実行状態を維持し得なくなっているために暴走し、Ｒ
ＡＭのデータを破壊するという問題があった。また、Ｒ
ＡＭに設定されているアドレスのデータ（数種類ある）
のみをチェックしたところで、ＲＡＭのデータすべてが
電源瞬断前と同じであるという保証が得られたわけでは
なく、場合によっては、電源瞬断を判定するためのアド
レスのデータが正しくとも、その他のデータが電源瞬断
前とは相違するという問題もあった。
【０００３】上述された従来例の場合、電源が瞬断し、
再び電源供給開始される迄の間、保持電源回路によりＲ
ＡＭに格納されているデータの内容を保持していても、
ＣＰＵの暴走によりＲＡＭのデータを破壊してしまい、
或いはＲＡＭの一部のデータをチェックしてこれらのデ
ータが瞬断前と同一であるということのみで、瞬断であ
るか否かを判断することはできないものである。
再び電源供給開始される迄の間、保持電源回路によりＲ
ＡＭに格納されているデータの内容を保持していても、
ＣＰＵの暴走によりＲＡＭのデータを破壊してしまい、
或いはＲＡＭの一部のデータをチェックしてこれらのデ
ータが瞬断前と同一であるということのみで、瞬断であ
るか否かを判断することはできないものである。
【０００４】
【発明が解決しようとする課題】この発明は、外部電源
が瞬断してもＲＡＭに書き込まれた瞬断前のデータの内
容を破壊すことなく保持し、再び電源が投入されれば当
該電源投入が瞬断によるものか否かを正確に判断し、瞬
断であれば瞬断前のデータから処理を再開するようにし
たディジタル・コンピュータの外部電源瞬断対処装置を
提供しようとするものである。
が瞬断してもＲＡＭに書き込まれた瞬断前のデータの内
容を破壊すことなく保持し、再び電源が投入されれば当
該電源投入が瞬断によるものか否かを正確に判断し、瞬
断であれば瞬断前のデータから処理を再開するようにし
たディジタル・コンピュータの外部電源瞬断対処装置を
提供しようとするものである。
【０００５】
【課題を解決するための手段】ディジタル・コンピュー
タＣＰＵの外部電源瞬断対処装置において、ＣＰＵを具
備し、ＣＰＵにはＲＯＭ、ＲＡＭおよび電源瞬断フラグ
・レジスタが接続され、ＲＡＭには電源保持回路が接続
され、電源瞬断フラグ・レジスタには電源瞬断判定回路
が接続されており、入力電圧モニタ回路を具備し、入力
電圧モニタ回路はＣＰＵに対してＣＰＵパワー・ダウン
割り込み信号を送り込み、入力電圧モニタ回路には電圧
変換器が接続されると共に電圧変換器には内部電圧モニ
タ回路が接続されており、内部電圧モニタ回路はＣＰＵ
に対してＣＰＵパワー・オン・リセット信号を送り込む
ことにより、外部電源が瞬断してもＲＡＭに書き込まれ
た瞬断前のデータの内容を破壊すことなく保持し、再び
電源が投入されれば当該電源投入が瞬断によるものか否
かを正確に判断し、瞬断であれば瞬断前のデータから処
理を再開するようにした。
タＣＰＵの外部電源瞬断対処装置において、ＣＰＵを具
備し、ＣＰＵにはＲＯＭ、ＲＡＭおよび電源瞬断フラグ
・レジスタが接続され、ＲＡＭには電源保持回路が接続
され、電源瞬断フラグ・レジスタには電源瞬断判定回路
が接続されており、入力電圧モニタ回路を具備し、入力
電圧モニタ回路はＣＰＵに対してＣＰＵパワー・ダウン
割り込み信号を送り込み、入力電圧モニタ回路には電圧
変換器が接続されると共に電圧変換器には内部電圧モニ
タ回路が接続されており、内部電圧モニタ回路はＣＰＵ
に対してＣＰＵパワー・オン・リセット信号を送り込む
ことにより、外部電源が瞬断してもＲＡＭに書き込まれ
た瞬断前のデータの内容を破壊すことなく保持し、再び
電源が投入されれば当該電源投入が瞬断によるものか否
かを正確に判断し、瞬断であれば瞬断前のデータから処
理を再開するようにした。
【０００６】
【実施例】この発明の実施例を図１、２、５および６を
参照して説明する。外部電源は先ず入力電圧モニタ回路
に接続している。この入力電圧モニタ回路はＣＰＵに接
続してこれにＣＰＵパワー・ダウン割り込み信号を送り
込むと共に、電圧変換器にも接続している。電圧変換器
は、次いで内部電圧モニタ回路に接続し、内部電圧モニ
タ回路は更にＣＰＵに接続してこれにＣＰＵパワー・オ
ン・リセット信号を送り込むよう構成されている。ＣＰ
Ｕには、またＣＰＵバスを介してＲＯＭおよびＲＡＭが
接続しており、ＲＡＭには電源保持回路が具備されてい
る。ＣＰＵには、更に電源瞬断フラグ・レジスタが接続
されており、このレジスタには電源瞬断判定回路が接続
している。
参照して説明する。外部電源は先ず入力電圧モニタ回路
に接続している。この入力電圧モニタ回路はＣＰＵに接
続してこれにＣＰＵパワー・ダウン割り込み信号を送り
込むと共に、電圧変換器にも接続している。電圧変換器
は、次いで内部電圧モニタ回路に接続し、内部電圧モニ
タ回路は更にＣＰＵに接続してこれにＣＰＵパワー・オ
ン・リセット信号を送り込むよう構成されている。ＣＰ
Ｕには、またＣＰＵバスを介してＲＯＭおよびＲＡＭが
接続しており、ＲＡＭには電源保持回路が具備されてい
る。ＣＰＵには、更に電源瞬断フラグ・レジスタが接続
されており、このレジスタには電源瞬断判定回路が接続
している。
【０００７】ここで、ＣＰＵは汎用の中央処理装置であ
って，ＣＰＵバスも汎用のものである。・・・構成１ ＲＯＭは、下記の２通りのプログラムを内臓するリード
・オンリ・メモリである・・・構成２ 内部電圧モニタ回路の出力であるＣＰＵパワー・オン・
リセット信号を受信してＣＰＵパワー・オン・リセット
後、先ず電源瞬断フラグ・レジスタの値を入力し、瞬断
と判定した場合、ＲＡＭ領域の一部のみをクリヤして速
やかにコンピュータを再起動する手順を実行し、瞬断と
判定しない場合、通常の電源投入と判断して全ＲＡＭの
クリヤおよび初期化その他の手順を実行する通常の立ち
上げ手順を実行するプログラム・・・構成６ 入力電圧モニタ回路の出力であるＣＰＵパワー・ダウン
割り込み信号を受信し、パワー・ダウン割り込み手順中
で瞬断許容時間Ｔ0の間ＣＰＵパワー・ダウン割り込み
信号を入力し、パワー・ダウンではないものと判断され
た場合は速やかにコンピュータを再起動する手順を実行
し、逆にパワー・ダウンではないものと判断されない場
合はＣＰＵパワー・ダウン割り込み信号がパワー・ダウ
ンではなくなる迄永続的に待機処理を行ない、ＣＰＵが
暴走するに先だってＣＰＵがＲＡＭをアクセスしないよ
うにするプログラムであり、ＲＡＭとは全く無関係にＣ
ＰＵ内部レジスタとＲＯＭとにより構成されるプログラ
ム・・・ 構成７ ＲＡＭは汎用のランダム・アクセス・メモリであり、こ
のＲＡＭは外部電源が遮断されてから瞬断許容時間Ｔ0
を経過する迄の間はこのＲＡＭへの電源供給を保持し
て、ここに書き込まれているデータの内容を保持せしめ
る電源保持回路を具備している・・・構成３ 外部電源が遮断されてから瞬断許容時間Ｔ0を経過した
か否かを判定する電源瞬断判定回路、およびこの判定回
路の出力を受信して瞬断許容時間Ｔ0以内の間は高レベ
ルであり、それ以外の期間は低レベルである電源瞬断フ
ラグ・レジスタを具備している・・・構成４ 汎用の電圧変換器には入力電圧モニタ回路および内部電
圧モニタ回路が接続されており、ここで入力電圧モニタ
回路は外部電源が規定電圧値以下になったか否かを判定
し、規定電圧値以下になった場合はＣＰＵに対してパワ
ー・ダウン割り込み信号を発生するものであり、内部電
圧モニタ回路は電圧変換器の出力である内部電圧が規定
電圧値以下になったか否かを判定し、規定電圧値以下に
なった場合はＣＰＵに対してパワー・オン・リセット信
号を発生するものである・・・構成５ 次に、この発明のディジタル・コンピュータの外部電源
瞬断対処装置の動作について説明する。先ず、図５を参
照するに、ここにおいては、瞬断をその継続時間につい
て三つのケースに分類している。
って，ＣＰＵバスも汎用のものである。・・・構成１ ＲＯＭは、下記の２通りのプログラムを内臓するリード
・オンリ・メモリである・・・構成２ 内部電圧モニタ回路の出力であるＣＰＵパワー・オン・
リセット信号を受信してＣＰＵパワー・オン・リセット
後、先ず電源瞬断フラグ・レジスタの値を入力し、瞬断
と判定した場合、ＲＡＭ領域の一部のみをクリヤして速
やかにコンピュータを再起動する手順を実行し、瞬断と
判定しない場合、通常の電源投入と判断して全ＲＡＭの
クリヤおよび初期化その他の手順を実行する通常の立ち
上げ手順を実行するプログラム・・・構成６ 入力電圧モニタ回路の出力であるＣＰＵパワー・ダウン
割り込み信号を受信し、パワー・ダウン割り込み手順中
で瞬断許容時間Ｔ0の間ＣＰＵパワー・ダウン割り込み
信号を入力し、パワー・ダウンではないものと判断され
た場合は速やかにコンピュータを再起動する手順を実行
し、逆にパワー・ダウンではないものと判断されない場
合はＣＰＵパワー・ダウン割り込み信号がパワー・ダウ
ンではなくなる迄永続的に待機処理を行ない、ＣＰＵが
暴走するに先だってＣＰＵがＲＡＭをアクセスしないよ
うにするプログラムであり、ＲＡＭとは全く無関係にＣ
ＰＵ内部レジスタとＲＯＭとにより構成されるプログラ
ム・・・ 構成７ ＲＡＭは汎用のランダム・アクセス・メモリであり、こ
のＲＡＭは外部電源が遮断されてから瞬断許容時間Ｔ0
を経過する迄の間はこのＲＡＭへの電源供給を保持し
て、ここに書き込まれているデータの内容を保持せしめ
る電源保持回路を具備している・・・構成３ 外部電源が遮断されてから瞬断許容時間Ｔ0を経過した
か否かを判定する電源瞬断判定回路、およびこの判定回
路の出力を受信して瞬断許容時間Ｔ0以内の間は高レベ
ルであり、それ以外の期間は低レベルである電源瞬断フ
ラグ・レジスタを具備している・・・構成４ 汎用の電圧変換器には入力電圧モニタ回路および内部電
圧モニタ回路が接続されており、ここで入力電圧モニタ
回路は外部電源が規定電圧値以下になったか否かを判定
し、規定電圧値以下になった場合はＣＰＵに対してパワ
ー・ダウン割り込み信号を発生するものであり、内部電
圧モニタ回路は電圧変換器の出力である内部電圧が規定
電圧値以下になったか否かを判定し、規定電圧値以下に
なった場合はＣＰＵに対してパワー・オン・リセット信
号を発生するものである・・・構成５ 次に、この発明のディジタル・コンピュータの外部電源
瞬断対処装置の動作について説明する。先ず、図５を参
照するに、ここにおいては、瞬断をその継続時間につい
て三つのケースに分類している。
【０００８】ケース１ 瞬断に迄は到らないケース。外部電源電圧２８Ｖが異常
検出スレッシホールド・レベルであるＶ1＝２０Ｖを割
ったことを入力電圧モニタ回路により検出されるが、内
部電圧モニタ回路が異常検出スレッシホールド・レベル
である４．６Ｖを割るには到らないで外部電源電圧が異
常検出スレッシホ−ルド・レベルであるＶ１＝２０Ｖ以
上に復帰するケース。
検出スレッシホールド・レベルであるＶ1＝２０Ｖを割
ったことを入力電圧モニタ回路により検出されるが、内
部電圧モニタ回路が異常検出スレッシホールド・レベル
である４．６Ｖを割るには到らないで外部電源電圧が異
常検出スレッシホ−ルド・レベルであるＶ１＝２０Ｖ以
上に復帰するケース。
【０００９】ケース２ 外部電圧モニタ回路が異常検出スレッシホールド・レベ
ルであるＶ1を割り込み、内部電圧モニタ回路も異常検
出スレッシホールド・レベルである４．６Ｖを割り込
み、瞬断許容時間Ｔ0＝２５０m秒には到らないで外部電
源電圧が異常検出スレッシホ−ルド・レベルであるＶ１
＝２０Ｖ以上に復帰するケース。
ルであるＶ1を割り込み、内部電圧モニタ回路も異常検
出スレッシホールド・レベルである４．６Ｖを割り込
み、瞬断許容時間Ｔ0＝２５０m秒には到らないで外部電
源電圧が異常検出スレッシホ−ルド・レベルであるＶ１
＝２０Ｖ以上に復帰するケース。
【００１０】ケース３ 外部電圧モニタ回路が異常検出スレッシホールド・レベ
ルであるＶ1を割り込み、内部電圧モニタ回路も異常検
出スレッシホールド・レベルである４．６Ｖを割り込
み、瞬断がＴ0＝２５０m秒を超えてから外部電源電圧が
異常検出スレッシホールド・レベルであるＶ1＝２０Ｖ
以上に復帰するケース。
ルであるＶ1を割り込み、内部電圧モニタ回路も異常検
出スレッシホールド・レベルである４．６Ｖを割り込
み、瞬断がＴ0＝２５０m秒を超えてから外部電源電圧が
異常検出スレッシホールド・レベルであるＶ1＝２０Ｖ
以上に復帰するケース。
【００１１】なお、図５において、Ｖ2は内部電圧モニ
タ回路が異常を検出するときの外部電圧である。 ケース１についての説明。 外部電源が瞬断して、異常検出スレッシホールド・レベ
ルであるＶ1＝２０Ｖを割ったことを入力電圧モニタ回
路により検出される。これにより、ＣＰＵに対してパワ
ー・ダウン割り込み信号が送り込まれる。ここで、ＣＰ
Ｕは図２に示されるパワー・ダウン・インタラプトの処
理を起動する。このケース１は、内部電圧モニタ回路が
異常検出スレッシホールド・レベルである４．６Ｖを割
り込む前に外部電源電圧が復帰した場合であり、ＴＩＭ
ＥＲは連続して、パワ−ダウンではないことを確実に判
定するためにＴＩＭＥＲが０をカウントしてから速やか
にコンピュ−タを再起動する手順を実行する。
タ回路が異常を検出するときの外部電圧である。 ケース１についての説明。 外部電源が瞬断して、異常検出スレッシホールド・レベ
ルであるＶ1＝２０Ｖを割ったことを入力電圧モニタ回
路により検出される。これにより、ＣＰＵに対してパワ
ー・ダウン割り込み信号が送り込まれる。ここで、ＣＰ
Ｕは図２に示されるパワー・ダウン・インタラプトの処
理を起動する。このケース１は、内部電圧モニタ回路が
異常検出スレッシホールド・レベルである４．６Ｖを割
り込む前に外部電源電圧が復帰した場合であり、ＴＩＭ
ＥＲは連続して、パワ−ダウンではないことを確実に判
定するためにＴＩＭＥＲが０をカウントしてから速やか
にコンピュ−タを再起動する手順を実行する。
【００１２】ケース２についての説明。外部電源が図６
のＤの所で瞬断して、異常検出スレッシホールド・レベ
ルであるＶ1＝２０Ｖを割ったことを入力電圧モニタ回
路により検出され、これによりＣＰＵに対して図６のＥ
の所でパワー・ダウン割り込み信号が送り込まれるとこ
ろ迄はケース１と同様である。その後、更に時間が経過
して内部電圧モニタ回路が異常検出スレッシホールド・
レベルである４．６Ｖを割り込むに到っても未だに外部
電源電圧が正常レベルに復帰しないので、内部電圧モニ
タ回路は図６のＦの所でＣＰＵに対してパワー・オン・
リセット信号を送り込む。ケース２の場合、図６のＤの
所からＴ0＝２５０m秒経過する以前のＧの所において外
部電源電圧が正常レベルに復帰し、入力電圧モニタ回路
は図６Ｈの所で異常検出スレッシホールド・レベルであ
る２０Ｖを超えてから更に内部電圧モニタ回路が図６の
Ｉの所で異常検出スレッシホールド・レベルである４．
６Ｖを超えて後、５０m秒経過した図６のＪの所でパワ
ー・オン・リセットは解除される。このことにより、Ｃ
ＰＵはＲＯＭに内臓される図２の構成６の方のパワー・
オン・リセット・プログラムを起動する。この時、電源
瞬断判定回路は電源瞬断フラグ・レジスタを２５０m秒
の間は高レベルに保持することができるものであるとこ
ろから、電源瞬断フラグ・レジスタは図６のＡの所から
２５０m秒経過するところ迄は高レベルに保持されてい
ることは言うまでもない。この時間計測は正確であり
（実際は安全率を考えて２５０ｍ秒の９０パ−セント程
度の値に設定する）、この２５０m秒の間はＲＡＭは電
源保持回路によりそこに書き込まれたデータを保証され
ることとなる。この場合、電源瞬断と判断してコンピュ
ータを速やかに再起動させる。
のＤの所で瞬断して、異常検出スレッシホールド・レベ
ルであるＶ1＝２０Ｖを割ったことを入力電圧モニタ回
路により検出され、これによりＣＰＵに対して図６のＥ
の所でパワー・ダウン割り込み信号が送り込まれるとこ
ろ迄はケース１と同様である。その後、更に時間が経過
して内部電圧モニタ回路が異常検出スレッシホールド・
レベルである４．６Ｖを割り込むに到っても未だに外部
電源電圧が正常レベルに復帰しないので、内部電圧モニ
タ回路は図６のＦの所でＣＰＵに対してパワー・オン・
リセット信号を送り込む。ケース２の場合、図６のＤの
所からＴ0＝２５０m秒経過する以前のＧの所において外
部電源電圧が正常レベルに復帰し、入力電圧モニタ回路
は図６Ｈの所で異常検出スレッシホールド・レベルであ
る２０Ｖを超えてから更に内部電圧モニタ回路が図６の
Ｉの所で異常検出スレッシホールド・レベルである４．
６Ｖを超えて後、５０m秒経過した図６のＪの所でパワ
ー・オン・リセットは解除される。このことにより、Ｃ
ＰＵはＲＯＭに内臓される図２の構成６の方のパワー・
オン・リセット・プログラムを起動する。この時、電源
瞬断判定回路は電源瞬断フラグ・レジスタを２５０m秒
の間は高レベルに保持することができるものであるとこ
ろから、電源瞬断フラグ・レジスタは図６のＡの所から
２５０m秒経過するところ迄は高レベルに保持されてい
ることは言うまでもない。この時間計測は正確であり
（実際は安全率を考えて２５０ｍ秒の９０パ−セント程
度の値に設定する）、この２５０m秒の間はＲＡＭは電
源保持回路によりそこに書き込まれたデータを保証され
ることとなる。この場合、電源瞬断と判断してコンピュ
ータを速やかに再起動させる。
【００１３】ケース３についての説明。このケースのケ
ース２と相違するところは、瞬断がＴ0＝２５０m秒以内
ではなくしてこれを超えたところで外部電源が正常レベ
ルに復帰したというところである。この場合、ケース２
とは異なって、ＣＰＵがパワー・オン・リセットから解
除されて起動した時、即ち図２のパワー・オン・リセッ
ト・プログラムが起動した時、電源瞬断判定回路は瞬断
が瞬断許容時間Ｔ0＝２５０m秒を超えたことにより電源
瞬断フラグ・レジスタを低レベルにし、電源保持回路は
もはやＲＡＭのデータを保持する程の電位は維持でき
ず、ＲＡＭの内容は破壊されるに到る。結局、パワー・
オン・リセット・プログラムにおいて、電源瞬断フラグ
・レジスタは低レベル即ち瞬断ではないので、全ＲＡＭ
をクリヤして通常の電源投入時の立ちあげ手順を起動す
ることとなる。
ース２と相違するところは、瞬断がＴ0＝２５０m秒以内
ではなくしてこれを超えたところで外部電源が正常レベ
ルに復帰したというところである。この場合、ケース２
とは異なって、ＣＰＵがパワー・オン・リセットから解
除されて起動した時、即ち図２のパワー・オン・リセッ
ト・プログラムが起動した時、電源瞬断判定回路は瞬断
が瞬断許容時間Ｔ0＝２５０m秒を超えたことにより電源
瞬断フラグ・レジスタを低レベルにし、電源保持回路は
もはやＲＡＭのデータを保持する程の電位は維持でき
ず、ＲＡＭの内容は破壊されるに到る。結局、パワー・
オン・リセット・プログラムにおいて、電源瞬断フラグ
・レジスタは低レベル即ち瞬断ではないので、全ＲＡＭ
をクリヤして通常の電源投入時の立ちあげ手順を起動す
ることとなる。
【００１４】
【発明の効果】上述した通り、この発明によるディジタ
ル・コンピュータの外部電源瞬断対処装置は、電源瞬断
判定回路を具備し、これとＣＰＵとの間に電源瞬断フラ
グ・レジスタを介在させ、更に入力電圧モニタ回路を具
備してその出力をＣＰＵパワー・オン・リセット信号と
は別のＣＰＵパワー・ダウン割り込み信号としたことに
より、外部電源が瞬断しても、瞬断前にＲＡＭに書き込
まれたデータの内容を破壊すことなく保持し、再び電源
が投入されれば当該電源投入が瞬断によるものか否かを
正確に判断し、瞬断であれば瞬断前のデータから処理を
再開することを可能とした。
ル・コンピュータの外部電源瞬断対処装置は、電源瞬断
判定回路を具備し、これとＣＰＵとの間に電源瞬断フラ
グ・レジスタを介在させ、更に入力電圧モニタ回路を具
備してその出力をＣＰＵパワー・オン・リセット信号と
は別のＣＰＵパワー・ダウン割り込み信号としたことに
より、外部電源が瞬断しても、瞬断前にＲＡＭに書き込
まれたデータの内容を破壊すことなく保持し、再び電源
が投入されれば当該電源投入が瞬断によるものか否かを
正確に判断し、瞬断であれば瞬断前のデータから処理を
再開することを可能とした。
【図１】この発明によるディジタル・コンピュータの外
部電源瞬断対処装置のブロック図。
部電源瞬断対処装置のブロック図。
【図２】図１のＲＯＭに内臓されるプログラムを示す
図。
図。
【図３】ディジタル・コンピュータの外部電源瞬断対処
装置の従来例のブロック図。
装置の従来例のブロック図。
【図４】従来例のプログラムを示す図。
【図５】電源遮断のケースを示す図。
【図６】電源遮断のタイミング・チャートの一例を示す
図。
図。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/30 G06F 12/16 340
Claims (1)
- 【請求項１】 ディジタル・コンピュータＣＰＵの外部
電源瞬断対処装置において、ＣＰＵを具備し、ＣＰＵに
はＣＰＵバスを介してＲＯＭ、ＲＡＭおよび電源瞬断フ
ラグ・レジスタが接続され、ＲＡＭには電源保持回路が
接続され、電源瞬断フラグ・レジスタには電源瞬断判定
回路が接続されており、入力電圧モニタ回路を具備し、
入力電圧モニタ回路はＣＰＵに対してＣＰＵパワー・ダ
ウン割り込み信号を送り込み、入力電圧モニタ回路には
電圧変換器が接続されると共に電圧変換器には内部電圧
モニタ回路が接続されており、内部電圧モニタ回路はＣ
ＰＵに対してＣＰＵパワー・オン・リセット信号を送り
込み、電源瞬断判定回路は外部電源が瞬断した結果送り
出されるＣＰＵパワー・ダウン割り込み信号および電圧
変換器の出力する内部電圧が規定値を割った結果送り出
されるＣＰＵパワー・オン・リセット信号に基づいて瞬
断後瞬断許容時間を経過したか否かを判定し、電源瞬断
フラグ・レジスタは電源瞬断判定回路の出力を受信して
瞬断が瞬断許容時間以内の間は高レベルであってそれ以
外の期間は低レベルを保持するものであり、電源保持回
路は外部電源が瞬断してから瞬断許容時間を経過する迄
である電源瞬断フラグ・レジスタが高レベルの間はＲＡ
Ｍへの電源供給を保持してここに書き込まれているデー
タの内容を保持せしめるものであり、ＲＯＭはＣＰＵパ
ワー・ダウン割り込み信号とＣＰＵパワー・オン・リセ
ット信号および電源瞬断判定回路の出力に基づいて瞬断
対処するものであることを特徴とするディジタル・コン
ピュータの外部電源瞬断対処装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223833A JP2967219B2 (ja) | 1991-09-04 | 1991-09-04 | ディジタル・コンピュータの外部電源瞬断対処装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223833A JP2967219B2 (ja) | 1991-09-04 | 1991-09-04 | ディジタル・コンピュータの外部電源瞬断対処装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0561572A JPH0561572A (ja) | 1993-03-12 |
| JP2967219B2 true JP2967219B2 (ja) | 1999-10-25 |
Family
ID=16804435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3223833A Expired - Fee Related JP2967219B2 (ja) | 1991-09-04 | 1991-09-04 | ディジタル・コンピュータの外部電源瞬断対処装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967219B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007236979A (ja) * | 2007-06-25 | 2007-09-20 | Sanyo Product Co Ltd | 遊技機 |
| JP5164597B2 (ja) * | 2008-02-14 | 2013-03-21 | ローム株式会社 | データ制御装置 |
| JP5381852B2 (ja) * | 2010-03-25 | 2014-01-08 | 株式会社デンソー | 不揮発性メモリの電源瞬断対応回路 |
| JP2013222378A (ja) * | 2012-04-18 | 2013-10-28 | Toyo Electric Mfg Co Ltd | 電源監視回路 |
-
1991
- 1991-09-04 JP JP3223833A patent/JP2967219B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0561572A (ja) | 1993-03-12 |
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