JP2967219B2 - ディジタル・コンピュータの外部電源瞬断対処装置 - Google Patents
ディジタル・コンピュータの外部電源瞬断対処装置Info
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Description
ュータの外部電源瞬断対処装置に関し、コンピュータの
外部電源が瞬断しても瞬断前にRAMに書き込まれたデ
ータが破壊されることはなく保持され、電源再投入時は
当該投入が瞬断後の再投入であるのか否かを判断し、瞬
断によるものと判断された場合は瞬断前のデータから処
理を再開するディジタル・コンピュータの外部電源瞬断
対処装置に関する。
外部電源瞬断対処装置の従来例を図3を参照して説明す
る。CPUは電圧変換器および内部電圧モニタを介して
外部電源に接続し、内部電圧モニタからCPUに対して
CPUパワー・ダウン割り込み信号およびCPUパワー
・オン・リセット信号を送り込むよう構成されている。
CPUは、更にCPUバスを介してROMおよびRAM
に接続している。RAMには電源保持回路が具備されて
いる。ここで、外部電源が投入されて、パワー・オン・
リセットの手順の内でRAMの或る特定のアドレスに予
め決められたROM上の特定のデータを書いておき、電
源が瞬断されて再び供給された後、この特定のデータが
破壊されていない(或いはこの特定のデータの内容が変
更されていない)ことで電源瞬断か否かを判定してい
る。このプログラムは図4に示されている通りである。
この従来例は、CPUに対して外部電源が瞬断した際に
内部電圧モニタ回路によりこれを検出してパワー・ダウ
ン割り込み信号を送り込むよう構成されているので、結
局、外部電源が規定電圧以下であることを内部電圧モニ
タが検出した時はCPUは既に正常な規定電圧が供給さ
れていない状態にある。従って、CPUはこの時は正常
な実行状態を維持し得なくなっているために暴走し、R
AMのデータを破壊するという問題があった。また、R
AMに設定されているアドレスのデータ(数種類ある)
のみをチェックしたところで、RAMのデータすべてが
電源瞬断前と同じであるという保証が得られたわけでは
なく、場合によっては、電源瞬断を判定するためのアド
レスのデータが正しくとも、その他のデータが電源瞬断
前とは相違するという問題もあった。
再び電源供給開始される迄の間、保持電源回路によりR
AMに格納されているデータの内容を保持していても、
CPUの暴走によりRAMのデータを破壊してしまい、
或いはRAMの一部のデータをチェックしてこれらのデ
ータが瞬断前と同一であるということのみで、瞬断であ
るか否かを判断することはできないものである。
が瞬断してもRAMに書き込まれた瞬断前のデータの内
容を破壊すことなく保持し、再び電源が投入されれば当
該電源投入が瞬断によるものか否かを正確に判断し、瞬
断であれば瞬断前のデータから処理を再開するようにし
たディジタル・コンピュータの外部電源瞬断対処装置を
提供しようとするものである。
タCPUの外部電源瞬断対処装置において、CPUを具
備し、CPUにはROM、RAMおよび電源瞬断フラグ
・レジスタが接続され、RAMには電源保持回路が接続
され、電源瞬断フラグ・レジスタには電源瞬断判定回路
が接続されており、入力電圧モニタ回路を具備し、入力
電圧モニタ回路はCPUに対してCPUパワー・ダウン
割り込み信号を送り込み、入力電圧モニタ回路には電圧
変換器が接続されると共に電圧変換器には内部電圧モニ
タ回路が接続されており、内部電圧モニタ回路はCPU
に対してCPUパワー・オン・リセット信号を送り込む
ことにより、外部電源が瞬断してもRAMに書き込まれ
た瞬断前のデータの内容を破壊すことなく保持し、再び
電源が投入されれば当該電源投入が瞬断によるものか否
かを正確に判断し、瞬断であれば瞬断前のデータから処
理を再開するようにした。
参照して説明する。外部電源は先ず入力電圧モニタ回路
に接続している。この入力電圧モニタ回路はCPUに接
続してこれにCPUパワー・ダウン割り込み信号を送り
込むと共に、電圧変換器にも接続している。電圧変換器
は、次いで内部電圧モニタ回路に接続し、内部電圧モニ
タ回路は更にCPUに接続してこれにCPUパワー・オ
ン・リセット信号を送り込むよう構成されている。CP
Uには、またCPUバスを介してROMおよびRAMが
接続しており、RAMには電源保持回路が具備されてい
る。CPUには、更に電源瞬断フラグ・レジスタが接続
されており、このレジスタには電源瞬断判定回路が接続
している。
って,CPUバスも汎用のものである。・・・構成1 ROMは、下記の2通りのプログラムを内臓するリード
・オンリ・メモリである・・・構成2 内部電圧モニタ回路の出力であるCPUパワー・オン・
リセット信号を受信してCPUパワー・オン・リセット
後、先ず電源瞬断フラグ・レジスタの値を入力し、瞬断
と判定した場合、RAM領域の一部のみをクリヤして速
やかにコンピュータを再起動する手順を実行し、瞬断と
判定しない場合、通常の電源投入と判断して全RAMの
クリヤおよび初期化その他の手順を実行する通常の立ち
上げ手順を実行するプログラム・・・構成6 入力電圧モニタ回路の出力であるCPUパワー・ダウン
割り込み信号を受信し、パワー・ダウン割り込み手順中
で瞬断許容時間T0の間CPUパワー・ダウン割り込み
信号を入力し、パワー・ダウンではないものと判断され
た場合は速やかにコンピュータを再起動する手順を実行
し、逆にパワー・ダウンではないものと判断されない場
合はCPUパワー・ダウン割り込み信号がパワー・ダウ
ンではなくなる迄永続的に待機処理を行ない、CPUが
暴走するに先だってCPUがRAMをアクセスしないよ
うにするプログラムであり、RAMとは全く無関係にC
PU内部レジスタとROMとにより構成されるプログラ
ム・・・ 構成7 RAMは汎用のランダム・アクセス・メモリであり、こ
のRAMは外部電源が遮断されてから瞬断許容時間T0
を経過する迄の間はこのRAMへの電源供給を保持し
て、ここに書き込まれているデータの内容を保持せしめ
る電源保持回路を具備している・・・構成3 外部電源が遮断されてから瞬断許容時間T0を経過した
か否かを判定する電源瞬断判定回路、およびこの判定回
路の出力を受信して瞬断許容時間T0以内の間は高レベ
ルであり、それ以外の期間は低レベルである電源瞬断フ
ラグ・レジスタを具備している・・・構成4 汎用の電圧変換器には入力電圧モニタ回路および内部電
圧モニタ回路が接続されており、ここで入力電圧モニタ
回路は外部電源が規定電圧値以下になったか否かを判定
し、規定電圧値以下になった場合はCPUに対してパワ
ー・ダウン割り込み信号を発生するものであり、内部電
圧モニタ回路は電圧変換器の出力である内部電圧が規定
電圧値以下になったか否かを判定し、規定電圧値以下に
なった場合はCPUに対してパワー・オン・リセット信
号を発生するものである・・・構成5 次に、この発明のディジタル・コンピュータの外部電源
瞬断対処装置の動作について説明する。先ず、図5を参
照するに、ここにおいては、瞬断をその継続時間につい
て三つのケースに分類している。
検出スレッシホールド・レベルであるV1=20Vを割
ったことを入力電圧モニタ回路により検出されるが、内
部電圧モニタ回路が異常検出スレッシホールド・レベル
である4.6Vを割るには到らないで外部電源電圧が異
常検出スレッシホ−ルド・レベルであるV1=20V以
上に復帰するケース。
ルであるV1を割り込み、内部電圧モニタ回路も異常検
出スレッシホールド・レベルである4.6Vを割り込
み、瞬断許容時間T0=250m秒には到らないで外部電
源電圧が異常検出スレッシホ−ルド・レベルであるV1
=20V以上に復帰するケース。
ルであるV1を割り込み、内部電圧モニタ回路も異常検
出スレッシホールド・レベルである4.6Vを割り込
み、瞬断がT0=250m秒を超えてから外部電源電圧が
異常検出スレッシホールド・レベルであるV1=20V
以上に復帰するケース。
タ回路が異常を検出するときの外部電圧である。 ケース1についての説明。 外部電源が瞬断して、異常検出スレッシホールド・レベ
ルであるV1=20Vを割ったことを入力電圧モニタ回
路により検出される。これにより、CPUに対してパワ
ー・ダウン割り込み信号が送り込まれる。ここで、CP
Uは図2に示されるパワー・ダウン・インタラプトの処
理を起動する。このケース1は、内部電圧モニタ回路が
異常検出スレッシホールド・レベルである4.6Vを割
り込む前に外部電源電圧が復帰した場合であり、TIM
ERは連続して、パワ−ダウンではないことを確実に判
定するためにTIMERが0をカウントしてから速やか
にコンピュ−タを再起動する手順を実行する。
のDの所で瞬断して、異常検出スレッシホールド・レベ
ルであるV1=20Vを割ったことを入力電圧モニタ回
路により検出され、これによりCPUに対して図6のE
の所でパワー・ダウン割り込み信号が送り込まれるとこ
ろ迄はケース1と同様である。その後、更に時間が経過
して内部電圧モニタ回路が異常検出スレッシホールド・
レベルである4.6Vを割り込むに到っても未だに外部
電源電圧が正常レベルに復帰しないので、内部電圧モニ
タ回路は図6のFの所でCPUに対してパワー・オン・
リセット信号を送り込む。ケース2の場合、図6のDの
所からT0=250m秒経過する以前のGの所において外
部電源電圧が正常レベルに復帰し、入力電圧モニタ回路
は図6Hの所で異常検出スレッシホールド・レベルであ
る20Vを超えてから更に内部電圧モニタ回路が図6の
Iの所で異常検出スレッシホールド・レベルである4.
6Vを超えて後、50m秒経過した図6のJの所でパワ
ー・オン・リセットは解除される。このことにより、C
PUはROMに内臓される図2の構成6の方のパワー・
オン・リセット・プログラムを起動する。この時、電源
瞬断判定回路は電源瞬断フラグ・レジスタを250m秒
の間は高レベルに保持することができるものであるとこ
ろから、電源瞬断フラグ・レジスタは図6のAの所から
250m秒経過するところ迄は高レベルに保持されてい
ることは言うまでもない。この時間計測は正確であり
(実際は安全率を考えて250m秒の90パ−セント程
度の値に設定する)、この250m秒の間はRAMは電
源保持回路によりそこに書き込まれたデータを保証され
ることとなる。この場合、電源瞬断と判断してコンピュ
ータを速やかに再起動させる。
ース2と相違するところは、瞬断がT0=250m秒以内
ではなくしてこれを超えたところで外部電源が正常レベ
ルに復帰したというところである。この場合、ケース2
とは異なって、CPUがパワー・オン・リセットから解
除されて起動した時、即ち図2のパワー・オン・リセッ
ト・プログラムが起動した時、電源瞬断判定回路は瞬断
が瞬断許容時間T0=250m秒を超えたことにより電源
瞬断フラグ・レジスタを低レベルにし、電源保持回路は
もはやRAMのデータを保持する程の電位は維持でき
ず、RAMの内容は破壊されるに到る。結局、パワー・
オン・リセット・プログラムにおいて、電源瞬断フラグ
・レジスタは低レベル即ち瞬断ではないので、全RAM
をクリヤして通常の電源投入時の立ちあげ手順を起動す
ることとなる。
ル・コンピュータの外部電源瞬断対処装置は、電源瞬断
判定回路を具備し、これとCPUとの間に電源瞬断フラ
グ・レジスタを介在させ、更に入力電圧モニタ回路を具
備してその出力をCPUパワー・オン・リセット信号と
は別のCPUパワー・ダウン割り込み信号としたことに
より、外部電源が瞬断しても、瞬断前にRAMに書き込
まれたデータの内容を破壊すことなく保持し、再び電源
が投入されれば当該電源投入が瞬断によるものか否かを
正確に判断し、瞬断であれば瞬断前のデータから処理を
再開することを可能とした。
部電源瞬断対処装置のブロック図。
図。
装置の従来例のブロック図。
図。
Claims (1)
- 【請求項1】 ディジタル・コンピュータCPUの外部
電源瞬断対処装置において、CPUを具備し、CPUに
はCPUバスを介してROM、RAMおよび電源瞬断フ
ラグ・レジスタが接続され、RAMには電源保持回路が
接続され、電源瞬断フラグ・レジスタには電源瞬断判定
回路が接続されており、入力電圧モニタ回路を具備し、
入力電圧モニタ回路はCPUに対してCPUパワー・ダ
ウン割り込み信号を送り込み、入力電圧モニタ回路には
電圧変換器が接続されると共に電圧変換器には内部電圧
モニタ回路が接続されており、内部電圧モニタ回路はC
PUに対してCPUパワー・オン・リセット信号を送り
込み、電源瞬断判定回路は外部電源が瞬断した結果送り
出されるCPUパワー・ダウン割り込み信号および電圧
変換器の出力する内部電圧が規定値を割った結果送り出
されるCPUパワー・オン・リセット信号に基づいて瞬
断後瞬断許容時間を経過したか否かを判定し、電源瞬断
フラグ・レジスタは電源瞬断判定回路の出力を受信して
瞬断が瞬断許容時間以内の間は高レベルであってそれ以
外の期間は低レベルを保持するものであり、電源保持回
路は外部電源が瞬断してから瞬断許容時間を経過する迄
である電源瞬断フラグ・レジスタが高レベルの間はRA
Mへの電源供給を保持してここに書き込まれているデー
タの内容を保持せしめるものであり、ROMはCPUパ
ワー・ダウン割り込み信号とCPUパワー・オン・リセ
ット信号および電源瞬断判定回路の出力に基づいて瞬断
対処するものであることを特徴とするディジタル・コン
ピュータの外部電源瞬断対処装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3223833A JP2967219B2 (ja) | 1991-09-04 | 1991-09-04 | ディジタル・コンピュータの外部電源瞬断対処装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
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JP2967219B2 true JP2967219B2 (ja) | 1999-10-25 |
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ID=16804435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3223833A Expired - Fee Related JP2967219B2 (ja) | 1991-09-04 | 1991-09-04 | ディジタル・コンピュータの外部電源瞬断対処装置 |
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-
1991
- 1991-09-04 JP JP3223833A patent/JP2967219B2/ja not_active Expired - Fee Related
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