JP2696511B2 - パワーダウンモードからの復帰方式 - Google Patents
パワーダウンモードからの復帰方式Info
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- JP2696511B2 JP2696511B2 JP62172673A JP17267387A JP2696511B2 JP 2696511 B2 JP2696511 B2 JP 2696511B2 JP 62172673 A JP62172673 A JP 62172673A JP 17267387 A JP17267387 A JP 17267387A JP 2696511 B2 JP2696511 B2 JP 2696511B2
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- Japan
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- down mode
- ram
- igp
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/1441—Resetting or repowering
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーダウンモードを有するワンチップマイ
クロコンピュータにおいて、パワーダウンモードから動
作モードに復帰させるパワーダウンモードからの復帰方
式に関するものである。 〔従来技術〕 マイクロコンピュータシステムのデータバックアップ
において、従来は第４図に示すようにCPU1とRAM2が別チ
ップであったため、イグニッションスイッチを介して供
給される主電源３（以下「IGP」と称する）がOFFの時に
RAM内のデータ保持するためRAM2のみにイグニッション
スイッチを介さず常時印加されているバックアップ電源
（以下「VBU」と称する）を供給すればよかった。 近年、マイクロコンピュータのワンチップ化に伴いIG
PをOFFにすると内部RAMのデータが破壊されてしまうの
で、RAMの内容を保持するたにはCPUにもVBUを供給し続
けなければならず、その結果CPUが動作するため消費電
力が大きくなるという欠点があった。 最近のこの欠点を解消すべくIGP断時、CPUの動作を停
止させてRAMの内容のみを保持するパワーダウンモード
機能のついたワンチップマイクロコンピュータが使用さ
れるようになった。 このようなワンチップマイクロコンピュータを使用し
た時のパワーダウンモードからの復帰方法として特開昭
57−147198号公報に開示されるものがある。 第５図はこの方法を実施するためのシステム構成を示
す図である。同図において、４はバテリー、５はIGP、
６はVBU、７はCPU、８はユニットである。パワーダウン
モードからIGP5がONになった時、RAMの状態をチェック
するためパワーダウンモードに入る前にRAMの一部に所
定の値を入れておき、IGP5をONにしてCPU7が動作を開始
した直後、前記所定の値をチェックする。そしてその結
果、前記所定の値が正しければ、RAMの内容が破壊され
ていないと判断し、RAMの内容をそのままにして主動作
に入る。また、前記所定の値に誤りがあればRAMの内容
が破壊されたと判断し、RAMの内容をイニシャライズし
てから主動作に入る。このようにして、IGP5がONの時に
バックアップRAMの内容が正常か否か、つまりVBU6が断
したかどうかを判断していた。 〔発明が解決しようとする問題点〕 しかしながら、上記従来のパワーダウンモードからの
復帰方法は、パワーダウンモードに入る前にRAMの一部
に所定の値を書き込むという動作が必要となる。また、
チェックのためにデータを書き込むRAM領域を必要と
し、そのためにRAM領域が不足するという可能性があ
る。また、IGPをONにした時に所定の値をチェックしてR
AMが破壊されたか否かを判断するためのプログラムを格
納するためかなりプログラム領域を余分に必要であると
いう問題点もあった。 本発明は上述の点に鑑みてなされたもので、上記問題
点を除去し、チェックするためのプログラムやRAMのデ
ータメモリ領域を不要とし、確実にVBUが断したか否か
の判断を行なうことができるパワーダウンモードからの
復帰方式を提供することにある。 〔問題点を解決するための手段〕 上記問題点を解決するため本発明は、電源と、該電源
電圧を供給遮断するスイッチと、該スイッチを介した電
源の遮断時にもRAMを電源バックアップするパワーダウ
ンモードとバックアップ電源のレベルが下がって再度立
ち上がった場合にリセットされるパワーオンリセット機
能を有するワンチップマイクロコンピュータとを備えた
パワーダウンモードからの復帰方式において、RAMの内
容のみを保持するバックアップ電源を備え、パワーダウ
ンモードから主電源復帰時に発生する割り込み信号にて
RAMの初期化処理をパスして主動作を開始することを特
徴とする。 〔作用〕 本発明は上記構成を採用することにより、パワーダウ
ンモードから復帰する時はRAMの初期化処理をパスして
主動作を開始するから、バックアップRAMの内容がバッ
クアップ電源が低下後復帰した場合にその内容をチェッ
クする為の格別のプログラムやRAMのデータメモリ領域
を不要とし、マイクロコンピュータをパワーダウンモー
ドから正常に復帰させることができる。 〔実施例〕 以下、本発明の一実施例を図面に基づいて説明する。 第１図は本発明に係るパワーダウンモードからの復帰
方式を実施するためのワンチップマイクロコンピュータ
システムの構成を示すブロック図である。 本実施例ではパワーダウンモード機能の付いたワンチ
ップマイクロコンピュータとして、例えば沖電気工業
（株）製MSM83C154RSを使用した例を示す。同図におい
て、９はバッテリー、10はIGP、11はVBU、12はCPU、13
はワンチップマイクロコンピュータのユニット、14はイ
グニッションスイッチ、15はパワーオンリセット装置、
16はレベル変換回路である。 また、ここではCPU12の割込み信号発生装置としてマ
イクロコンピュータの外部イベントカウンタを用い、該
イベントカウンタの外部入力ポートにIGP10をレベル変
換回路16を介して接続する。このレベル変換回路16及び
イグニッションスイッチ14は立上信号発生装置として、
イグニッションスイッチ14の投入時にエッジ入力信号と
しての立上り信号を発生する。また、パワーオンリセッ
ト装置15を介してCPU12のリセット端子にはVBU11を接続
し、該VBU11のみによりパワーオンリセットがかけられ
るようにする。 第２図は、本発明に係るパワーダウンモードからの復
帰方式を実行するためのプログラムの一例を示すフロー
チャートである。先ず、IGP10がONになっていてCPU12が
動作している状態よりIGP10をOFFにすると、IGP10のレ
ベルダウンを検知してCPU12はパワーダウンモードにな
る。 この際、前記イベントカウンタのレジスタにIGPかON
した時の立ち上がり信号ではタイマー割込み信号が発生
する値（83C154ではFFFF）を予め入れておく動作を行な
ってからCPU12をパワーダウンモードに移行する。IGP10
がOFFになるとマイクロコンピュータがパワーダウンモ
ードになっている時、VBU11が何らかの理由でレベルが
下がり、再度立ち上がった場合は、前記VBU11の立ち上
がり信号リセット端子を介してマイクロコンピュータに
加わりパワーオンリセットがかかり（ステップ101）、
リセット信号が発生するとCPU12は自動的にWAKE UP
し、所定の番地（0000）から動作を開始し、RAMの内容
をイニシャライズする（ステップ102）。この後CPU12は
IGP10のレベルを検知して（ステップ103）、この場合IG
P10はONになっているためCPU12はイベントカウンタのレ
ジスタに前記特定の値（FFFF）を入れる所定の動作を行
なってから（ステップ104）、再びパワーダウンモード
に移行する（ステップ105）。 上記レベル検知とは、ステップ101でCPU12は自動的に
WAKE UPした時からステップ105の再度パワーダウンモ
ードに移行する場合まで、CPU12は動作し、その動作中
にIGPのON/OFFの判定を行なうという意味である。 また、パワーダウンモードからの復帰は次のようにな
る。パワーダウンモードの状態（ステップ106）から、I
GP10をONにすると、IGP10の立ち上がり入力信号が前記
イベントカウンタ外部入力ポードを通してイベントカウ
ンタに入り、イベントカウンタのレジスタの値に「１」
が加えられイベントカウンタはオーバーフローする。同
時に割込み信号が発生（ステップ108）するので、CPU12
のある特定の番地（83C154ではタイマー０を使用した場
合には000B番地）から動作を開始する。この際、前記特
定の番地からRAMの内容をイニシャライズするプログラ
ムをパスして主動作を行なう番地にジャンプさせてやれ
ばRAMの内容を保持したまま主動作を開始する（ステッ
プ109）。 一方、パワーダウンモードの状態からIGP10がONにな
りIGP10の立ち上がり信号が発生すると同時に前記VBU11
の立ち上がり信号が発生する場合も考えられる。この場
合はIGP10の立ち上がり信号による前記割込み信号と前
記VBU11の立ち上がり信号によるパワーオンリセットが
同時に発生するがマイクロコンピュータではパワーオン
リセットが最優先に実行される。このためCPU12は前記
所定の番地（0000）から動作を開始しRAMの内容をイニ
シャライズした後IGP10のレベルを検出し、この場合はI
GP10がONになっているのでCPU12は主動作を開始する。 第３図は本発明に係るパワーダウンモードからの復帰
方式を実施するためのワンチップマイクロコンピュータ
システムの他の例を示すブロック図である。20はバッテ
リー、21はVBU、22はIGP、23はCPU、24はユニット、25
はパワーオンリセット装置、26はイグニッションスイッ
チ、27はレベル変換回路である。本例では割込み信号発
生装置として、IGP22を前記イベントカウンタの代わり
にマイクロコンピュータの内部又は外部割込み信号入力
ポートに接続する。VBU21は同様にパワーオンリセット
装置25を介してマイクロコンピュータのリセット端子に
接続し、VBU21のみによりパワーオンリセットがかけら
れるようにする。立上信号発生装置としてイグニッショ
ンスイッチ26及びレベル変換回路27は同様に、イグニッ
ションスイッチ26の投入時にエッジ入力信号としての立
上り信号を発生する。 IGP22がONになっていてCPU23が動作している状態より
IGP22をOFFにすると、IGP22のレベルダウンを検知してC
PU23はパワーダウンモードに移行する。 IGP22がOFFになり、マイクロコンピュータがパワーダ
ウンモードになっている時、VBU21が何らかの理由でレ
ベル下がり、再度立ち上がった場合は、前記VBU21の立
ち上がり信号がリセット端子を介してCPU23に加わりパ
ワーオンリセットがかかり、CPU23は所定の番地から動
作を開始し、RAMの内容をイニシャライズする。この後C
PU23はIGP22のレベルを検知し、この場合IGP22はOFFに
なっているためCPU23は再びパワーダウンモードに移行
する。 また、パワーダウンモードからの復帰は次のようにな
る。パワーダウンモード状態からIGP22をONにすると、I
GP22の立ち上がり入力信号が前記外部割込み信号入力ポ
ートを介し割込み信号としてCPU23に入り、CPU23はある
特有の番地（83C154では外部割込みポートを使用した場
合は0003番地）から動作を開始する。この際、前記特有
の番地からRAMの内容をイニシャライズするプログラム
をパスして主動作を行なう番地にジャンプさせればRAM
の内容を保持したまま主動作を開始する。 一方、パワーダウンモードの状態からIGP22がONにな
り、IGP22の立ち上がり信号が発生すると同時に前記VBU
21の立ち上がり信号が発生する場合も考えられる。この
場合はIGP22の立ち上がり信号により前記割込み信号と
前記VBU21の立ち上がり信号によるパワーオンリセット
が同時に発生するか、マイクロコンピュータではパワー
オンリセットが最優先に実施される。このため前記CPU2
3は前記所定の番地（0000）から動作を開始し、RAMの内
容をイニシャライズした後IGP22のレベルを検出し、こ
の場合はIGP22がONになっているので、CPU23は主動作を
開始する。 なお、上記実施例では、沖電気工業（株）製MSM83C15
4RSを例に説明したが、本発明に係るパワーダウンモー
ドからの復帰方式は、本例に限られるわけではなく、他
のパワーダウンモードを有するワンチップマイクロコン
ピュータにも適用されることが明白である。 以上説明したように、上記実施例によれば、VBU11、V
BU21が低下してパワーオンリセットがかかると、CPU1
2、CPU23は所定の番地（0000番地）から動作を開始し、
RAMの内容をイニシャライズする。また、VBU11、VBU21
が正常状態でパワーダウンモードからIGP10、IGP22が立
ち上がると割込信号発生装置より、CPU12、CPU23への割
込みが発生し、割込みの特定番地よりCPU12、CPU23が動
作するため割込特定番地より主動作を行なう番地にジャ
ンプさせれば、RAMの内容を保持したまま主動作を行な
うことができるように構成したため、RAMの内容をチェ
ックするためのプログラムやRAMのデータ・メモリ領域
を使用することなくパワーダウンモードから正常に復帰
することができる。 〔発明の効果〕 以上説明したように本発明によれば、下記のような優
れた効果が得られる。 パワーダウンモードから復帰した時はRAMの初期化処
理をパスして主動作を開始するから、バックアップRAM
の内容がバックアップ電源が低下後復帰した場合にその
内容をチェックする為の格別のプログラムやRAMのデー
タメモリ領域を不要とし、マイクロコンピュータをパワ
ーダウンモードから正常に復帰させることができる。
クロコンピュータにおいて、パワーダウンモードから動
作モードに復帰させるパワーダウンモードからの復帰方
式に関するものである。 〔従来技術〕 マイクロコンピュータシステムのデータバックアップ
において、従来は第４図に示すようにCPU1とRAM2が別チ
ップであったため、イグニッションスイッチを介して供
給される主電源３（以下「IGP」と称する）がOFFの時に
RAM内のデータ保持するためRAM2のみにイグニッション
スイッチを介さず常時印加されているバックアップ電源
（以下「VBU」と称する）を供給すればよかった。 近年、マイクロコンピュータのワンチップ化に伴いIG
PをOFFにすると内部RAMのデータが破壊されてしまうの
で、RAMの内容を保持するたにはCPUにもVBUを供給し続
けなければならず、その結果CPUが動作するため消費電
力が大きくなるという欠点があった。 最近のこの欠点を解消すべくIGP断時、CPUの動作を停
止させてRAMの内容のみを保持するパワーダウンモード
機能のついたワンチップマイクロコンピュータが使用さ
れるようになった。 このようなワンチップマイクロコンピュータを使用し
た時のパワーダウンモードからの復帰方法として特開昭
57−147198号公報に開示されるものがある。 第５図はこの方法を実施するためのシステム構成を示
す図である。同図において、４はバテリー、５はIGP、
６はVBU、７はCPU、８はユニットである。パワーダウン
モードからIGP5がONになった時、RAMの状態をチェック
するためパワーダウンモードに入る前にRAMの一部に所
定の値を入れておき、IGP5をONにしてCPU7が動作を開始
した直後、前記所定の値をチェックする。そしてその結
果、前記所定の値が正しければ、RAMの内容が破壊され
ていないと判断し、RAMの内容をそのままにして主動作
に入る。また、前記所定の値に誤りがあればRAMの内容
が破壊されたと判断し、RAMの内容をイニシャライズし
てから主動作に入る。このようにして、IGP5がONの時に
バックアップRAMの内容が正常か否か、つまりVBU6が断
したかどうかを判断していた。 〔発明が解決しようとする問題点〕 しかしながら、上記従来のパワーダウンモードからの
復帰方法は、パワーダウンモードに入る前にRAMの一部
に所定の値を書き込むという動作が必要となる。また、
チェックのためにデータを書き込むRAM領域を必要と
し、そのためにRAM領域が不足するという可能性があ
る。また、IGPをONにした時に所定の値をチェックしてR
AMが破壊されたか否かを判断するためのプログラムを格
納するためかなりプログラム領域を余分に必要であると
いう問題点もあった。 本発明は上述の点に鑑みてなされたもので、上記問題
点を除去し、チェックするためのプログラムやRAMのデ
ータメモリ領域を不要とし、確実にVBUが断したか否か
の判断を行なうことができるパワーダウンモードからの
復帰方式を提供することにある。 〔問題点を解決するための手段〕 上記問題点を解決するため本発明は、電源と、該電源
電圧を供給遮断するスイッチと、該スイッチを介した電
源の遮断時にもRAMを電源バックアップするパワーダウ
ンモードとバックアップ電源のレベルが下がって再度立
ち上がった場合にリセットされるパワーオンリセット機
能を有するワンチップマイクロコンピュータとを備えた
パワーダウンモードからの復帰方式において、RAMの内
容のみを保持するバックアップ電源を備え、パワーダウ
ンモードから主電源復帰時に発生する割り込み信号にて
RAMの初期化処理をパスして主動作を開始することを特
徴とする。 〔作用〕 本発明は上記構成を採用することにより、パワーダウ
ンモードから復帰する時はRAMの初期化処理をパスして
主動作を開始するから、バックアップRAMの内容がバッ
クアップ電源が低下後復帰した場合にその内容をチェッ
クする為の格別のプログラムやRAMのデータメモリ領域
を不要とし、マイクロコンピュータをパワーダウンモー
ドから正常に復帰させることができる。 〔実施例〕 以下、本発明の一実施例を図面に基づいて説明する。 第１図は本発明に係るパワーダウンモードからの復帰
方式を実施するためのワンチップマイクロコンピュータ
システムの構成を示すブロック図である。 本実施例ではパワーダウンモード機能の付いたワンチ
ップマイクロコンピュータとして、例えば沖電気工業
（株）製MSM83C154RSを使用した例を示す。同図におい
て、９はバッテリー、10はIGP、11はVBU、12はCPU、13
はワンチップマイクロコンピュータのユニット、14はイ
グニッションスイッチ、15はパワーオンリセット装置、
16はレベル変換回路である。 また、ここではCPU12の割込み信号発生装置としてマ
イクロコンピュータの外部イベントカウンタを用い、該
イベントカウンタの外部入力ポートにIGP10をレベル変
換回路16を介して接続する。このレベル変換回路16及び
イグニッションスイッチ14は立上信号発生装置として、
イグニッションスイッチ14の投入時にエッジ入力信号と
しての立上り信号を発生する。また、パワーオンリセッ
ト装置15を介してCPU12のリセット端子にはVBU11を接続
し、該VBU11のみによりパワーオンリセットがかけられ
るようにする。 第２図は、本発明に係るパワーダウンモードからの復
帰方式を実行するためのプログラムの一例を示すフロー
チャートである。先ず、IGP10がONになっていてCPU12が
動作している状態よりIGP10をOFFにすると、IGP10のレ
ベルダウンを検知してCPU12はパワーダウンモードにな
る。 この際、前記イベントカウンタのレジスタにIGPかON
した時の立ち上がり信号ではタイマー割込み信号が発生
する値（83C154ではFFFF）を予め入れておく動作を行な
ってからCPU12をパワーダウンモードに移行する。IGP10
がOFFになるとマイクロコンピュータがパワーダウンモ
ードになっている時、VBU11が何らかの理由でレベルが
下がり、再度立ち上がった場合は、前記VBU11の立ち上
がり信号リセット端子を介してマイクロコンピュータに
加わりパワーオンリセットがかかり（ステップ101）、
リセット信号が発生するとCPU12は自動的にWAKE UP
し、所定の番地（0000）から動作を開始し、RAMの内容
をイニシャライズする（ステップ102）。この後CPU12は
IGP10のレベルを検知して（ステップ103）、この場合IG
P10はONになっているためCPU12はイベントカウンタのレ
ジスタに前記特定の値（FFFF）を入れる所定の動作を行
なってから（ステップ104）、再びパワーダウンモード
に移行する（ステップ105）。 上記レベル検知とは、ステップ101でCPU12は自動的に
WAKE UPした時からステップ105の再度パワーダウンモ
ードに移行する場合まで、CPU12は動作し、その動作中
にIGPのON/OFFの判定を行なうという意味である。 また、パワーダウンモードからの復帰は次のようにな
る。パワーダウンモードの状態（ステップ106）から、I
GP10をONにすると、IGP10の立ち上がり入力信号が前記
イベントカウンタ外部入力ポードを通してイベントカウ
ンタに入り、イベントカウンタのレジスタの値に「１」
が加えられイベントカウンタはオーバーフローする。同
時に割込み信号が発生（ステップ108）するので、CPU12
のある特定の番地（83C154ではタイマー０を使用した場
合には000B番地）から動作を開始する。この際、前記特
定の番地からRAMの内容をイニシャライズするプログラ
ムをパスして主動作を行なう番地にジャンプさせてやれ
ばRAMの内容を保持したまま主動作を開始する（ステッ
プ109）。 一方、パワーダウンモードの状態からIGP10がONにな
りIGP10の立ち上がり信号が発生すると同時に前記VBU11
の立ち上がり信号が発生する場合も考えられる。この場
合はIGP10の立ち上がり信号による前記割込み信号と前
記VBU11の立ち上がり信号によるパワーオンリセットが
同時に発生するがマイクロコンピュータではパワーオン
リセットが最優先に実行される。このためCPU12は前記
所定の番地（0000）から動作を開始しRAMの内容をイニ
シャライズした後IGP10のレベルを検出し、この場合はI
GP10がONになっているのでCPU12は主動作を開始する。 第３図は本発明に係るパワーダウンモードからの復帰
方式を実施するためのワンチップマイクロコンピュータ
システムの他の例を示すブロック図である。20はバッテ
リー、21はVBU、22はIGP、23はCPU、24はユニット、25
はパワーオンリセット装置、26はイグニッションスイッ
チ、27はレベル変換回路である。本例では割込み信号発
生装置として、IGP22を前記イベントカウンタの代わり
にマイクロコンピュータの内部又は外部割込み信号入力
ポートに接続する。VBU21は同様にパワーオンリセット
装置25を介してマイクロコンピュータのリセット端子に
接続し、VBU21のみによりパワーオンリセットがかけら
れるようにする。立上信号発生装置としてイグニッショ
ンスイッチ26及びレベル変換回路27は同様に、イグニッ
ションスイッチ26の投入時にエッジ入力信号としての立
上り信号を発生する。 IGP22がONになっていてCPU23が動作している状態より
IGP22をOFFにすると、IGP22のレベルダウンを検知してC
PU23はパワーダウンモードに移行する。 IGP22がOFFになり、マイクロコンピュータがパワーダ
ウンモードになっている時、VBU21が何らかの理由でレ
ベル下がり、再度立ち上がった場合は、前記VBU21の立
ち上がり信号がリセット端子を介してCPU23に加わりパ
ワーオンリセットがかかり、CPU23は所定の番地から動
作を開始し、RAMの内容をイニシャライズする。この後C
PU23はIGP22のレベルを検知し、この場合IGP22はOFFに
なっているためCPU23は再びパワーダウンモードに移行
する。 また、パワーダウンモードからの復帰は次のようにな
る。パワーダウンモード状態からIGP22をONにすると、I
GP22の立ち上がり入力信号が前記外部割込み信号入力ポ
ートを介し割込み信号としてCPU23に入り、CPU23はある
特有の番地（83C154では外部割込みポートを使用した場
合は0003番地）から動作を開始する。この際、前記特有
の番地からRAMの内容をイニシャライズするプログラム
をパスして主動作を行なう番地にジャンプさせればRAM
の内容を保持したまま主動作を開始する。 一方、パワーダウンモードの状態からIGP22がONにな
り、IGP22の立ち上がり信号が発生すると同時に前記VBU
21の立ち上がり信号が発生する場合も考えられる。この
場合はIGP22の立ち上がり信号により前記割込み信号と
前記VBU21の立ち上がり信号によるパワーオンリセット
が同時に発生するか、マイクロコンピュータではパワー
オンリセットが最優先に実施される。このため前記CPU2
3は前記所定の番地（0000）から動作を開始し、RAMの内
容をイニシャライズした後IGP22のレベルを検出し、こ
の場合はIGP22がONになっているので、CPU23は主動作を
開始する。 なお、上記実施例では、沖電気工業（株）製MSM83C15
4RSを例に説明したが、本発明に係るパワーダウンモー
ドからの復帰方式は、本例に限られるわけではなく、他
のパワーダウンモードを有するワンチップマイクロコン
ピュータにも適用されることが明白である。 以上説明したように、上記実施例によれば、VBU11、V
BU21が低下してパワーオンリセットがかかると、CPU1
2、CPU23は所定の番地（0000番地）から動作を開始し、
RAMの内容をイニシャライズする。また、VBU11、VBU21
が正常状態でパワーダウンモードからIGP10、IGP22が立
ち上がると割込信号発生装置より、CPU12、CPU23への割
込みが発生し、割込みの特定番地よりCPU12、CPU23が動
作するため割込特定番地より主動作を行なう番地にジャ
ンプさせれば、RAMの内容を保持したまま主動作を行な
うことができるように構成したため、RAMの内容をチェ
ックするためのプログラムやRAMのデータ・メモリ領域
を使用することなくパワーダウンモードから正常に復帰
することができる。 〔発明の効果〕 以上説明したように本発明によれば、下記のような優
れた効果が得られる。 パワーダウンモードから復帰した時はRAMの初期化処
理をパスして主動作を開始するから、バックアップRAM
の内容がバックアップ電源が低下後復帰した場合にその
内容をチェックする為の格別のプログラムやRAMのデー
タメモリ領域を不要とし、マイクロコンピュータをパワ
ーダウンモードから正常に復帰させることができる。
【図面の簡単な説明】
第１図は本発明に係るパワーダウンモードからの復帰方
式を実施するためのワンチップマイクロコンピュータシ
ステムの構成を示すブロック図、第２図は本発明に係る
パワーダウンモードからの復帰方式を実行するためのプ
ログラムの一例を示すフローチャート、第３図は本発明
に係るパワーダウンモードからの復帰方式を実施するた
めのワンチップマイクロコンピュータシステムの他の構
成を示すブロック図、第４図は従来のマイクロコンピュ
ータのデータバックアップシステムのブロック図、第５
図は従来のパワーダウンモードからの復帰方法を実施す
るためのマイクロコンピュータシステムを示すブロック
図である。 図中、９……バッテリー、10……IGP、11……VBU、12…
…CPU、13……ユニット、14……スイッチ、20……バッ
テリー、21……VBU、22……IGP、23……CPU、24……ユ
ニット。
式を実施するためのワンチップマイクロコンピュータシ
ステムの構成を示すブロック図、第２図は本発明に係る
パワーダウンモードからの復帰方式を実行するためのプ
ログラムの一例を示すフローチャート、第３図は本発明
に係るパワーダウンモードからの復帰方式を実施するた
めのワンチップマイクロコンピュータシステムの他の構
成を示すブロック図、第４図は従来のマイクロコンピュ
ータのデータバックアップシステムのブロック図、第５
図は従来のパワーダウンモードからの復帰方法を実施す
るためのマイクロコンピュータシステムを示すブロック
図である。 図中、９……バッテリー、10……IGP、11……VBU、12…
…CPU、13……ユニット、14……スイッチ、20……バッ
テリー、21……VBU、22……IGP、23……CPU、24……ユ
ニット。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 八鍬 正彦
埼玉県和光市中央１丁目４番１号 株式
会社本田技術研究所内
(56)参考文献 特開 昭59−200323（ＪＰ，Ａ)
特開 昭59−200351（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．電源と、該電源電圧を供給遮断するスイッチと、該
スイッチを介した電源の遮断時にもRAMを電源バックア
ップするパワーダウンモードとバックアップ電源のレベ
ルが下がって再度立ち上がった場合にリセットされるパ
ワーオンリセット機能を有するワンチップマイクロコン
ピュータとを備えたパワーダウンモードからの復帰方式
において、 前記RAMの内容のみを保持するバックアップ電源を備
え、パワーダウンモードから主電源復帰時に発生する割
り込み信号にてRAMの初期化処理をパスして主動作を開
始することを特徴とするパワーダウンモードからの復帰
方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62172673A JP2696511B2 (ja) | 1987-07-09 | 1987-07-09 | パワーダウンモードからの復帰方式 |
| US07/215,622 US4979143A (en) | 1987-07-09 | 1988-07-06 | Recovery from power-down mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62172673A JP2696511B2 (ja) | 1987-07-09 | 1987-07-09 | パワーダウンモードからの復帰方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6415819A JPS6415819A (en) | 1989-01-19 |
| JP2696511B2 true JP2696511B2 (ja) | 1998-01-14 |
Family
ID=15946248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62172673A Expired - Lifetime JP2696511B2 (ja) | 1987-07-09 | 1987-07-09 | パワーダウンモードからの復帰方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4979143A (ja) |
| JP (1) | JP2696511B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279312A (ja) * | 1988-04-30 | 1989-11-09 | Toshiba Corp | コンピュータシステム |
| JPH077317B2 (ja) * | 1991-06-10 | 1995-01-30 | 松下電器産業株式会社 | システム再起動装置 |
| JPH077316B2 (ja) * | 1991-06-10 | 1995-01-30 | 松下電器産業株式会社 | システム再起動装置 |
| GB2256735B (en) * | 1991-06-12 | 1995-06-21 | Intel Corp | Non-volatile disk cache |
| EP0523652B1 (en) * | 1991-07-16 | 1999-02-03 | Canon Kabushiki Kaisha | Electronic apparatus with resume function |
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| JP3742839B2 (ja) * | 1992-07-21 | 2006-02-08 | レジェリティ・インコーポレイテッド | シャットダウンモードにおかれることが可能なクロック発生器 |
| JP3158364B2 (ja) * | 1992-10-13 | 2001-04-23 | ソニー株式会社 | 電子機器 |
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| US6249739B1 (en) | 1999-08-31 | 2001-06-19 | Intel Corporation | Operating vehicular processor-based systems |
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| US20110225434A1 (en) * | 2007-10-09 | 2011-09-15 | Masaru Nishikawa | Microcomputer controller |
| US10452561B2 (en) | 2016-08-08 | 2019-10-22 | Raytheon Company | Central processing unit architecture and methods for high availability systems |
| CN110244830B (zh) * | 2018-09-05 | 2022-06-07 | 浙江大华技术股份有限公司 | 一种用于硬盘上电的控制电路及其控制方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131942A (en) * | 1977-01-10 | 1978-12-26 | Xerox Corporation | Non-volatile storage module for a controller |
| GB1545169A (en) * | 1977-09-22 | 1979-05-02 | Burroughs Corp | Data processor system including data-save controller for protection against loss of volatile memory information during power failure |
| JPS5762405A (en) * | 1980-09-04 | 1982-04-15 | Honda Motor Co Ltd | Compensating circuit abnormal power voltage of electronic circuit for vehicle |
| JPS57147198A (en) * | 1981-03-09 | 1982-09-10 | Toshiba Corp | Battery backup result judging system for volatile memory |
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| JPS6121520A (ja) * | 1984-07-09 | 1986-01-30 | Mitsubishi Electric Corp | 計算機システムの停電処理方式 |
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-
1987
- 1987-07-09 JP JP62172673A patent/JP2696511B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-06 US US07/215,622 patent/US4979143A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6415819A (en) | 1989-01-19 |
| US4979143A (en) | 1990-12-18 |
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