JP2716274B2 - インサーキット・エミュレータ - Google Patents
インサーキット・エミュレータInfo
- Publication number
- JP2716274B2 JP2716274B2 JP3014130A JP1413091A JP2716274B2 JP 2716274 B2 JP2716274 B2 JP 2716274B2 JP 3014130 A JP3014130 A JP 3014130A JP 1413091 A JP1413091 A JP 1413091A JP 2716274 B2 JP2716274 B2 JP 2716274B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- power supply
- emulator
- initialization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はインサーキット・エミュ
レータに関し、特に、疑似マイクロコンピュータ（以
下、エミュレータＣＰＵと云う）を備え、開発対象の外
部装置（以下、ターゲットと云う）における、回路およ
びプログラム等の開発支援用として利用されるインサー
キット・エミュレータに関する。
レータに関し、特に、疑似マイクロコンピュータ（以
下、エミュレータＣＰＵと云う）を備え、開発対象の外
部装置（以下、ターゲットと云う）における、回路およ
びプログラム等の開発支援用として利用されるインサー
キット・エミュレータに関する。
【０００２】
【従来の技術】従来のインサーキット・エミュレータ
は、その標準的構成例が図３に示されるように、電源端
子５４、初期化端子５５および信号群端子５６に対応し
て、電源異常検出回路１１、初期化回路１２、制御部１
３、エミュレータＣＰＵ１４および信号制御回路１５を
備えて構成されている。
は、その標準的構成例が図３に示されるように、電源端
子５４、初期化端子５５および信号群端子５６に対応し
て、電源異常検出回路１１、初期化回路１２、制御部１
３、エミュレータＣＰＵ１４および信号制御回路１５を
備えて構成されている。
【０００３】信号群端子５６から入力される信号群は、
信号制御回路１５を介してエミュレータＣＰＵ１４にお
いて対応する信号群に接続されており、制御部１３は、
制御信号群１１２と、実行中断状態信号１１３を信号制
御回路１５に送出することにより、プログラムの実行中
断および実行再開の制御作用を含む制御機能を有してい
る。
信号制御回路１５を介してエミュレータＣＰＵ１４にお
いて対応する信号群に接続されており、制御部１３は、
制御信号群１１２と、実行中断状態信号１１３を信号制
御回路１５に送出することにより、プログラムの実行中
断および実行再開の制御作用を含む制御機能を有してい
る。
【０００４】電源端子５４からは電源電圧信号１０８が
電源異常検出回路１１に入力されており、電源電圧に異
常が生じた場合には、電源異常検出回路１１より電源異
常信号１１０が出力され、制御部１３に入力される。ま
た、初期化回路１２においては、接続器（以下、プロー
ブと云う）の初期化端子５５から入力される初期化信号
１０９と、制御部１３から送られてくる内部初期化信号
１１１の入力に対応して、その何れかの初期化信号が要
求状態になると、ＣＰＵ初期化信号１１４が出力されて
エミュレータＣＰＵ１４に送出される。なお、実行中断
中にプローブからの初期化信号１０９が、不用意に入力
されるような事態においては、制御部１３より出力され
る実行中断状態信号１１３を介して、ＣＰＵ初期化信号
１１４が、エミュレータＣＰＵ１４に送られないように
制御される。
電源異常検出回路１１に入力されており、電源電圧に異
常が生じた場合には、電源異常検出回路１１より電源異
常信号１１０が出力され、制御部１３に入力される。ま
た、初期化回路１２においては、接続器（以下、プロー
ブと云う）の初期化端子５５から入力される初期化信号
１０９と、制御部１３から送られてくる内部初期化信号
１１１の入力に対応して、その何れかの初期化信号が要
求状態になると、ＣＰＵ初期化信号１１４が出力されて
エミュレータＣＰＵ１４に送出される。なお、実行中断
中にプローブからの初期化信号１０９が、不用意に入力
されるような事態においては、制御部１３より出力され
る実行中断状態信号１１３を介して、ＣＰＵ初期化信号
１１４が、エミュレータＣＰＵ１４に送られないように
制御される。
【０００５】即ち、従来のインサーキット・エミュレー
タにおいては、図３に示される構成により、制御部１３
において電源異常信号１１０が検出され異常状態となっ
た場合には、通常の制御作用は行わずに、操作者に通知
する等の簡易処理により、電源異常に対処しているのが
実情である。
タにおいては、図３に示される構成により、制御部１３
において電源異常信号１１０が検出され異常状態となっ
た場合には、通常の制御作用は行わずに、操作者に通知
する等の簡易処理により、電源異常に対処しているのが
実情である。
【０００６】
【発明が解決しようとする課題】上述した従来のインサ
ーキット・エミュレータにおいては、プログラムの実行
中においては、電源異常が発生しても、ターゲットにお
ける回路の電源が遮断した状態と同じ状態であるものと
考えられ、電源を再投入することにより、ターゲットか
らの初期化信号により、マイクロコンピュータ自身が再
起動するので問題は生じない。しかしながら、プログラ
ムの実行中断中の場合に電源異常が発生すると、その他
の外部からの全ての信号が異常になるものと考えられ、
エミュレータＣＰＵが暴走する可能性が高くなる。しか
し、この状態においては、エミュレータＣＰＵは、実行
中断中の内部処理用プログラムを実行している最中であ
るため、インサーキット・エミュレータ自体に対する制
御が全く不能なるという欠点がある。
ーキット・エミュレータにおいては、プログラムの実行
中においては、電源異常が発生しても、ターゲットにお
ける回路の電源が遮断した状態と同じ状態であるものと
考えられ、電源を再投入することにより、ターゲットか
らの初期化信号により、マイクロコンピュータ自身が再
起動するので問題は生じない。しかしながら、プログラ
ムの実行中断中の場合に電源異常が発生すると、その他
の外部からの全ての信号が異常になるものと考えられ、
エミュレータＣＰＵが暴走する可能性が高くなる。しか
し、この状態においては、エミュレータＣＰＵは、実行
中断中の内部処理用プログラムを実行している最中であ
るため、インサーキット・エミュレータ自体に対する制
御が全く不能なるという欠点がある。
【０００７】
【課題を解決するための手段】本発明のインサーキット
・エミュレータは、内部に、対象とするマイクロコンピ
ュータＬＳＩの疑似的実行を行う疑似マイクロコンピュ
ータを備え、プログラムの実行中断および実行再開の機
能を有するとともに、前記マイクロコンピュータＬＳＩ
の端子形状と同一の形状の接続器を開発対象の外部装置
に挿入することにより、前記外部装置の回路およびプロ
グラムの開発を支援する形式のインサーキット・エミュ
レータにおいて、前記マイクロコンピュータＬＳＩの電
源端子に相当する前記接続器の端子における信号の電圧
値の異常を検出して、異常信号を出力する電源異常検出
回路と、前記電源異常検出回路から出力される異常信
号、ならびにプログラムの実行中断中を示す信号が、共
に有効な時点において、前記疑似マイクロコンピュータ
の初期化を強制する初期化回路と、を備えて構成され
る。
・エミュレータは、内部に、対象とするマイクロコンピ
ュータＬＳＩの疑似的実行を行う疑似マイクロコンピュ
ータを備え、プログラムの実行中断および実行再開の機
能を有するとともに、前記マイクロコンピュータＬＳＩ
の端子形状と同一の形状の接続器を開発対象の外部装置
に挿入することにより、前記外部装置の回路およびプロ
グラムの開発を支援する形式のインサーキット・エミュ
レータにおいて、前記マイクロコンピュータＬＳＩの電
源端子に相当する前記接続器の端子における信号の電圧
値の異常を検出して、異常信号を出力する電源異常検出
回路と、前記電源異常検出回路から出力される異常信
号、ならびにプログラムの実行中断中を示す信号が、共
に有効な時点において、前記疑似マイクロコンピュータ
の初期化を強制する初期化回路と、を備えて構成され
る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成を示すブロ
ック図である。図１に示されるように、本実施例は、電
源端子５１、初期化端子５２および信号群端子５３に対
応して、電源異常検出回路１と、初期化回路２と、制御
部３と、エミュレータＣＰＵ４と、信号制御回路５とを
備えて構成される。また、図２に示されるのは、初期化
回路２の内部構成を示す論理回路図である。
ック図である。図１に示されるように、本実施例は、電
源端子５１、初期化端子５２および信号群端子５３に対
応して、電源異常検出回路１と、初期化回路２と、制御
部３と、エミュレータＣＰＵ４と、信号制御回路５とを
備えて構成される。また、図２に示されるのは、初期化
回路２の内部構成を示す論理回路図である。
【００１０】図１により明らかなように、本実施例にお
いては、前述の従来例の場合と異なり、電源異常検出回
路１から出力される電源異常信号１０３が、初期化回路
２に入力されている。本発明の特徴とするところは、こ
の点にあり、このことにかかわる以外の動作について
は、大要において従来例の場合と同様である。
いては、前述の従来例の場合と異なり、電源異常検出回
路１から出力される電源異常信号１０３が、初期化回路
２に入力されている。本発明の特徴とするところは、こ
の点にあり、このことにかかわる以外の動作について
は、大要において従来例の場合と同様である。
【００１１】図１において、プログラム実行中の動作に
ついては、従来例の場合と同様である。また、プログラ
ムの実行中断中においても、電源端子５１から入力され
る電源電圧信号１０１が正常な状態においては、従来例
の場合と同様な動作をする。しかしながら、プログラム
の実行中断中において、電源端子５１から入力される電
源電圧信号１０１として電源異常を示す信号が供給され
た場合には、電源異常検出回路１から電源異常信号１０
３が出力されて、制御部３および初期化回路２に入力さ
れる。初期化回路２においては、制御部３より実行中断
状態信号１０６が入力されている限り、前記電源異常信
号１０３が入力された場合には、ＣＰＵ初期化信号１０
７をエミュレータＣＰＵ４に供給する。このことによ
り、電源端子５１から入力される電源電圧信号１０１に
より、ターゲットにおける電源が異常状態であることを
予想される場合には、電源異常検出回路１より出力され
る電源異常信号１０３と初期化回路２を介して、エミュ
レータＣＰＵ４を強制的に初期化させることにより、イ
ンサーキット・エミュレータの暴走を防止することがで
きる。
ついては、従来例の場合と同様である。また、プログラ
ムの実行中断中においても、電源端子５１から入力され
る電源電圧信号１０１が正常な状態においては、従来例
の場合と同様な動作をする。しかしながら、プログラム
の実行中断中において、電源端子５１から入力される電
源電圧信号１０１として電源異常を示す信号が供給され
た場合には、電源異常検出回路１から電源異常信号１０
３が出力されて、制御部３および初期化回路２に入力さ
れる。初期化回路２においては、制御部３より実行中断
状態信号１０６が入力されている限り、前記電源異常信
号１０３が入力された場合には、ＣＰＵ初期化信号１０
７をエミュレータＣＰＵ４に供給する。このことによ
り、電源端子５１から入力される電源電圧信号１０１に
より、ターゲットにおける電源が異常状態であることを
予想される場合には、電源異常検出回路１より出力され
る電源異常信号１０３と初期化回路２を介して、エミュ
レータＣＰＵ４を強制的に初期化させることにより、イ
ンサーキット・エミュレータの暴走を防止することがで
きる。
【００１２】図２は、前述のように、初期化回路２の内
部構成を示す論理回路図であるが、ＡＮＤ回路６は、実
行中断状態信号１０６を介して、プログラムの実行中断
中においてのみ電源異常信号１０３を有効にするための
ゲート機能を有しており、その出力信号は遅延回路７に
入力される。この遅延回路７は、電源異常信号１０３が
正常に戻った後に、エミュレータＣＰＵ４を初期化する
ために必要な時間を確保するためのものである。反転回
路８とＡＮＤ回路９は、プローブよりの初期化端子５２
から入力される初期化信号１０２を、インサーキット・
エミュレータがプログラムの実行中においてのみ有効に
させるための論理構成である。ＯＲ回路１０は、遅延回
路７から出力される初期化要求信号と、ＡＮＤ回路９か
ら出力される初期化要求信号との論理和をとり、ＣＰＵ
初期化信号１０７を出力する。このＣＰＵ初期化信号１
０７がエミュレータＣＰＵ４に入力されて、電源異常時
において、エミュレータＣＰＵ４の暴走を防止すること
は既に説明したとうりである。
部構成を示す論理回路図であるが、ＡＮＤ回路６は、実
行中断状態信号１０６を介して、プログラムの実行中断
中においてのみ電源異常信号１０３を有効にするための
ゲート機能を有しており、その出力信号は遅延回路７に
入力される。この遅延回路７は、電源異常信号１０３が
正常に戻った後に、エミュレータＣＰＵ４を初期化する
ために必要な時間を確保するためのものである。反転回
路８とＡＮＤ回路９は、プローブよりの初期化端子５２
から入力される初期化信号１０２を、インサーキット・
エミュレータがプログラムの実行中においてのみ有効に
させるための論理構成である。ＯＲ回路１０は、遅延回
路７から出力される初期化要求信号と、ＡＮＤ回路９か
ら出力される初期化要求信号との論理和をとり、ＣＰＵ
初期化信号１０７を出力する。このＣＰＵ初期化信号１
０７がエミュレータＣＰＵ４に入力されて、電源異常時
において、エミュレータＣＰＵ４の暴走を防止すること
は既に説明したとうりである。
【００１３】
【発明の効果】以上説明したように、本発明は、インサ
ーキット・エミュレータにおいて、プログラムの実行中
断中にターゲットに電源異常が発生した場合、当該電源
異常を検出してエミュレータＣＰＵを強制的に初期化さ
せることにより、エミュレータＣＰＵの暴走を未然に防
止することができるという効果がある。
ーキット・エミュレータにおいて、プログラムの実行中
断中にターゲットに電源異常が発生した場合、当該電源
異常を検出してエミュレータＣＰＵを強制的に初期化さ
せることにより、エミュレータＣＰＵの暴走を未然に防
止することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本実施例における初期化回路の構成を示す論理
回路図である。
回路図である。
【図３】従来例の構成を示すブロック図である。
１，１１ 電源異常検出回路 ２，１２ 初期化回路 ３，１３ 制御部 ４，１４ エミュレータＣＰＵ ５，１５ 信号制御回路 ６，９ ＡＮＤ回路 ７ 遅延回路 ８ 反転回路 １０ ＯＲ回路
Claims (1)
- 【請求項１】 内部に、対象とするマイクロコンピュー
タＬＳＩの疑似的実行を行う疑似マイクロコンピュータ
を備え、プログラムの実行中断および実行再開の機能を
有するとともに、前記マイクロコンピュータＬＳＩの端
子形状と同一の形状の接続器を開発対象の外部装置に挿
入することにより、前記外部装置の回路およびプログラ
ムの開発を支援する形式のインサーキット・エミュレー
タにおいて、 前記マイクロコンピュータＬＳＩの電源端子に相当する
前記接続器の端子における信号の電圧値の異常を検出し
て、異常信号を出力する電源異常検出回路と、 前記電源異常検出回路から出力される異常信号、ならび
にプログラムの実行中断中を示す信号が、共に有効な時
点において、前記疑似マイクロコンピュータの初期化を
強制する初期化回路と、 を備えることを特徴とするインサーキット・エミュレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014130A JP2716274B2 (ja) | 1991-02-05 | 1991-02-05 | インサーキット・エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014130A JP2716274B2 (ja) | 1991-02-05 | 1991-02-05 | インサーキット・エミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644096A JPH0644096A (ja) | 1994-02-18 |
| JP2716274B2 true JP2716274B2 (ja) | 1998-02-18 |
Family
ID=11852554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014130A Expired - Fee Related JP2716274B2 (ja) | 1991-02-05 | 1991-02-05 | インサーキット・エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716274B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173639A (ja) * | 1984-02-20 | 1985-09-07 | Oki Electric Ind Co Ltd | インタ−フエ−ス回路 |
| JPS62106524A (ja) * | 1985-11-01 | 1987-05-18 | Clarion Co Ltd | 車載用の機器のマイクロコンピユ−タリセツト回路 |
-
1991
- 1991-02-05 JP JP3014130A patent/JP2716274B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644096A (ja) | 1994-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2696511B2 (ja) | パワーダウンモードからの復帰方式 | |
| JPS5968004A (ja) | 車載用コンピユ−タのフエイルセ−フ方法 | |
| US4839895A (en) | Early failure detection system for multiprocessor system | |
| US7558990B2 (en) | Semiconductor circuit device and method of detecting runaway | |
| JPH0792764B2 (ja) | マイクロプロセッサ | |
| US20100122072A1 (en) | Debugging system, debugging method, debugging control method, and debugging control program | |
| US6321289B1 (en) | Apparatus for automatically notifying operating system level applications of the occurrence of system management events | |
| US6463492B1 (en) | Technique to automatically notify an operating system level application of a system management event | |
| JP2716274B2 (ja) | インサーキット・エミュレータ | |
| JP2003186697A (ja) | 周辺デバイス試験システム及び方法 | |
| CN108629185B (zh) | 服务器可信平台度量控制系统及其运行方法 | |
| JP2648029B2 (ja) | インサーキット・エミュレータ | |
| JP3231505B2 (ja) | Ｍｐｕエミュレータ装置 | |
| JP2006099654A (ja) | 半導体回路装置 | |
| JPS6118045A (ja) | プログラムの暴走検出方式 | |
| KR100404283B1 (ko) | 마이크로프로세서, 마이크로프로세서를 포함하는 시스템및 마이크로프로세서의 버스 사이클 제어 방법 | |
| JP2734382B2 (ja) | インサーキットエミュレータおよびそのデバッグ方法 | |
| JP3110177B2 (ja) | ２重化計算機システム | |
| JPH02128242A (ja) | バス制御回路 | |
| JPH1055290A (ja) | エミュレータによるプログラムの不具合検出方法 | |
| JPH0816490A (ja) | 計算機装置 | |
| JPH0149975B2 (ja) | ||
| JPH04225411A (ja) | リセット回路 | |
| JPH05143378A (ja) | 情報処理装置 | |
| JP2002055847A (ja) | デバッグ処理装置及びデバッグ処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |