JPH0816490A - 計算機装置 - Google Patents

Abstract

(57)【要約】 【目的】 アドレス線及びデータ線に断線が生じた場合
には、外部機器の制御プログラムを停止させることがで
きる計算機装置を得ることを目的とする。 【構成】 断線検出回路２がアドレス線及びデータ線１
で断線を検出した場合には、断線信号を割り込み信号発
生回路３に出力する。割り込み信号発生回路３は、この
断線信号を受信すると、ＣＰＵに対して割り込み信号を
出力し、内部ＲＯＭ領域１１に配置されたクールダウン
プログラムを実行させ、外部機器の制御プログラムを安
全に停止させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、外部機器と計算機装
置とを接続する外部システムバスの断線時に、制御プロ
グラムを安全に停止させることにより、制御プログラム
の暴走を防ぐ計算機装置に関するものである。

【０００２】

【従来の技術】計算機装置において、周辺装置とＣＰＵ
との間で情報の通路となるものをシステムバスという
が、マイクロコンピュータ等の計算機装置に外部機器を
接続し、この外部機器を制御する場合には、外部機器と
計算機装置との間に外部システムバスを接続する必要が
ある。この外部システムバスの信号線には、アドレス
線、データ線の他にこれらのインターフェイスを制御す
るための信号線が含まれている。ところで上記外部シス
テムバスは計算機装置から外部に露出しているため、外
的負荷により容易に断線し、計算機装置の制御プログラ
ムが暴走する恐れがあった。

【０００３】このため、従来の計算機装置においては、
上記システムバス以外の信号線の断線に対する対策はな
されていたが、外部システムバスの断線に対する対策は
なされていなかった。したがって、外部システムバスに
断線が生じた場合には、計算機装置と外部機器との間で
不良データの授受が行われ、制御プログラムが暴走する
恐れがあった。

【０００４】また、外部機器を制御するような計算機装
置にあっては、その中央処理装置（ＣＰＵ）のプロセッ
サモードを内部メモリと外部メモリとの両方が使用可能
なモード（以下、ＭＥＭＥＸモードという）、内部メモ
リのみが使用可能なモード（以下、シングルチップモー
ド）、または外部メモリのみが使用可能なモード（以
下、ＭＰＵモードという）の何れかに設定可能である。
したがって、外部システムバスの断線に対するプログラ
ムが計算機装置の内部メモリに設けていても、上記プロ
セッサモードが外部メモリのみが使用可能なＭＰＵモー
ドであった場合には、外部システムバスの断線に対する
プログラムが実行されず、外部機器の制御プログラムが
暴走する恐れがあった。

【０００５】

【発明が解決しようとする課題】従来の計算機装置は以
上のように構成されているので、外部システムバスに断
線が生じた場合には、計算機装置と外部機器との間で不
良データの授受が行われ、外部機器の制御プログラムが
暴走するなどの問題点があった。また、外部システムバ
スの断線に対するプログラムが計算機装置の内部メモリ
に設けていても、上記プロセッサモードが外部メモリの
みが使用可能なＭＰＵモードであった場合には、外部シ
ステムバスの断線に対するプログラムが実行されず、外
部機器の制御プログラムが暴走するなどの問題点があっ
た。

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、請求項１の発明は外部システム
バスに断線が生じた場合には、制御プログラムを安全に
停止させることができる計算機装置を得ることを目的と
する。

【０００７】請求項２の発明は外部システムバスに断線
が生じた場合には、制御プログラムを停止させることが
できるとともに、リセット信号があった場合にはそのリ
セット信号を無効にすることができる計算機装置を得る
ことを目的とする。

【０００８】請求項３の発明は、中央処理装置が外部メ
モリのみ使用可能なモードに設定されている場合にも、
外部システムバスに断線が生じたときには、外部機器の
制御プログラムを停止させることができる計算機装置を
得ることを目的とする。

【０００９】請求項４の発明は、外部システムバスに断
線が生じた場合には、ハードウェア的に外部機器の制御
プログラムを停止させることができる計算機装置を得る
ことを目的とする。

【００１０】

【課題を解決するための手段】請求項１の発明に係る計
算機装置は、外部システムバスの断線を検出すると検出
信号を出力し、検出信号を受信するとクールダウンプロ
グラムの実行を開始させるようにしたものである。

【００１１】請求項２の発明に係る計算機装置は、外部
システムバスの断線時の検出信号を受信すると、リセッ
ト信号を無効とするようにしたものである。

【００１２】請求項３の発明に係る計算機装置は、外部
システムバスの断線時の検出信号を受信すると、外部メ
モリのみが使用可能なモードから内部メモリのみが使用
可能なモードに変換するようにしたものである。

【００１３】請求項４の発明に係る計算機装置は、外部
システムバスの断線を検出すると検出信号を出力すると
ともに、この検出信号を受信すると、プログラムカウン
タの内容を書き換え、制御プログラムを停止させるよう
にしたものである。

【００１４】

【作用】請求項１の発明における開始制御手段は、断線
検出手段が外部システムバスの断線を検出すると、制御
プログラムに代えてクールダウンプログラムの実行を開
始させる。

【００１５】請求項２の発明におけるリセット無効手段
は、断線検出手段からの検出信号を受信すると、リセッ
ト信号を無効とし、制御プログラムが再実行されること
を禁止する。

【００１６】請求項３の発明におけるモード変換手段
は、断線検出手段からの検出信号を受信すると、外部メ
モリのみが使用可能なモードから内部メモリのみが使用
可能なモードに変換し、確実にクールダウンプログラム
が実行されることを保証する。

【００１７】請求項４の発明におけるプログラムカウン
タ書き換え回路は、断線検出手段が外部システムバスの
断線を検出するとプログラムカウンタの内容を書き換
え、制御プログラムに代えてクールダウンプログラムの
実行を開始させる。

【００１８】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は請求項１の発明の一実施例による計算機装
置を概略して示す構成図である。図において、１は外部
システムバス、２は外部システムバス１で生じた断線を
検出する断線検出回路（断線検出手段）、３はインバー
タ回路が３段に接続された割り込み信号発生回路（開始
制御手段）、１００はＣＰＵ（中央処理装置）である。
また、図２は請求項１の発明の一実施例による計算機装
置のメモリ配置を示すメモリマップ図である。図におい
て、１１は内部ＲＯＭ領域、１２は断線時の飛び先番地
を示す断線割り込みベクタ等の割り込みベクタが格納さ
れているインタラプトベクトルテーブル、１４は断線割
り込みベクタ１３に格納されている先頭番地から配置さ
れるクールダウンプログラムが格納されている領域であ
る。クールダウンプログラムは、外部システムバス１の
断線時に外部機器の制御プログラムを安全に停止させる
ためのプログラムである。１５は外部システムバス１を
介してアクセスする外部ＲＯＭ領域である。

【００１９】次に動作について説明する。ここでＣＰＵ
１００のプロセッサモードは内部メモリと外部メモリと
の両方が使用可能なＭＥＭＥＸモードに設定されてお
り、断線検出回路２が外部システムバス１で断線を検出
した場合には、断線信号を割り込み信号発生回路３に出
力する。割り込み信号発生回路３は、この断線信号を受
信すると、ＣＰＵ１００に対して割り込み信号を出力す
る。ＣＰＵ１００ではこの割り込み信号を受信すると、
内部ＲＯＭ領域１１のインタラプトベクトルテーブル１
２における、上記割り込み信号に対応する断線割り込み
ベクタに格納されている先頭番地をプログラムカウンタ
に設定する。従って、ＣＰＵ１００は上記先頭番地以降
の領域１４に配置されたクールダウンプログラムを実行
し、外部機器の制御プログラムを安全に停止させる。

【００２０】以上の説明で明らかなように、この実施例
によれば、外部システムバスとしての外部システムバス
１に断線が生じた場合には、断線検出回路２及び割り込
み信号発生回路３により割り込み信号が発生されるの
で、ＣＰＵ１００がこの割り込み信号を受信後、内部Ｒ
ＯＭ領域１１に格納されているクールダウンプログラム
を実行し、外部機器の制御プログラムを安全に停止させ
ることができる。したがって、外部システムバスに断線
が生じた場合にも外部機器の制御プログラムの暴走を防
ぐことができるなどの効果がある。

【００２１】実施例２．図３は請求項２の発明の一実施
例による計算機装置を概略して示す構成図である。図に
おいて、実施例１と同一符号は同一または相当部分を示
すので説明を省略する。４はリセット切り替え回路（リ
セット無効手段）であり、断線検出回路２が出力する断
線信号によりＣＰＵ（図示せず）へのリセット信号５を
有効にするか無効にするかを切り替えるものである。断
線検出回路２により断線信号が出力された場合には、一
方の出力端子から断線リセット用の出力信号が出力さ
れ、断線検出回路２により断線信号が出力されなかった
場合には、他方の出力端子から通常のリセット信号が出
力される。６は断線リセット信号発生回路であり、割り
込み信号発生回路３からの割り込み信号とリセット切り
替え回路４からの断線リセット用の出力信号とにより断
線リセット信号を出力するものである。

【００２２】また、図４は請求項２の発明の一実施例に
よる計算機装置のメモリ配置を示すメモリマップ図であ
るが、図において、実施例１と異なるところはインタラ
プトベクトルテーブル１２にリセットベクタと断線リセ
ットベクタとが格納されている点である。リセットベク
タとは通常のリセット信号が発生した時の飛び先番地を
示すものであり、断線リセットベクタとは断線リセット
信号が発生した時の飛び先番地を示すものであり、クー
ルダウンプログラムの先頭番地に対応されている。

【００２３】次に動作について説明する。ＣＰＵのプロ
セッサモードは内部メモリと外部メモリとの両方が使用
可能なＭＥＭＥＸモードに設定されている点は実施例１
と同じである。断線検出回路２が外部システムバス１で
断線を検出した場合には、断線信号を割り込み信号発生
回路３とリセット切り替え回路４とに出力する。割り込
み信号発生回路３は、この断線信号を受信すると断線リ
セット信号発生回路６に割り込み信号を出力する。

【００２４】そして、断線リセット信号発生回路６から
ＣＰＵに対して断線リセット信号が発生される。ＣＰＵ
は、この断線リセット信号を受信すると内部ＲＯＭ領域
１１のインタラプトベクトルテーブル１２における、上
記断線リセット信号に対応する断線リセットベクタに格
納されている先頭番地をプログラムカウンタに設定す
る。従って、ＣＰＵは上記先頭番地以降の領域１４に配
置されたクールダウンプログラムを実行し、外部機器の
制御プログラムを安全に停止させる。

【００２５】一方、リセット切り替え回路４は、断線検
出回路２からの断線信号を受信すると、ＣＰＵに対する
通常のリセット信号が入出力された場合に、通常のリセ
ット信号を無効とし、断線リセット用の出力信号を断線
リセット信号発生回路６に送信する。従って、リセット
信号が入力されると断線リセット信号発生回路６からＣ
ＰＵに対して断線リセット信号が発生される。ＣＰＵ
は、この断線リセット信号を受信すると上記と同じよう
な処理を行いクールダウンプログラムを実行し、外部機
器の制御プログラムを安全に停止させる。

【００２６】以上の説明で明らかなように、この実施例
によれば実施例１の構成の他にリセット切り替え回路４
と断線リセット信号発生回路６とを設けたことにより、
断線中にＣＰＵに対して通常のリセット信号が与えられ
た場合でも通常のリセット信号を無効とし、再びクール
ダウンプログラムを実行する。よって、リセット信号に
より通常の制御プログラムが再開してしまうことが防止
される。

【００２７】実施例３．実施例１及び２においては、Ｃ
ＰＵのプロセッサモードは内部メモリと外部メモリとの
両方が使用可能なＭＥＭＥＸモードに設定されていた
が、実施例３では外部メモリのみが使用可能なＭＰＵモ
ードに設定されていた場合でも有効な発明である。図５
は請求項２の発明の一実施例による計算機装置を概略し
て示す構成図である。図において、実施例１と同一符号
は同一または相当部分を示すので説明を省略する。

【００２８】７はモード変換回路であり、断線検出回路
２からの断線信号を受信しない間は、現在使用中のモー
ド信号をそのまま送信し、断線検出回路２からの断線信
号を受信した場合には強制的に内部メモリのみが使用可
能なシングルチップモード信号をＣＰＵに送信するもの
である。８はモード変換回路７からシングルチップモー
ド信号が出力されているときに断線検出回路２からの断
線信号を通過させるＡＮＤ回路である。また、図６は請
求項３の発明の一実施例による計算機装置のメモリ配置
を示すメモリマップ図である。図６には、ＭＰＵモード
時のメモリマップも示されている。

【００２９】断線検出回路２が外部システムバス１で断
線を検出した場合には、断線信号がモード変換回路７に
出力される。このモード変換回路７は、断線検出回路２
からの断線信号を受信しない間は、現在使用中のモード
信号をそのまま送信し、断線検出回路２からの断線信号
を受信した場合には強制的に内部メモリのみが使用可能
なシングルチップモード信号をＣＰＵに送信する。そし
て、ＡＮＤ回路８は、断線検出回路２からの断線信号
を、モード変換回路７からのシングルチップモード信号
を受信することにより、割り込み信号発生回路３に出力
する。

【００３０】割り込み信号発生回路３、はこの断線信号
を受信すると、ＣＰＵに対して割り込み信号を出力す
る。ＣＰＵは、この割り込み信号を受信すると、外部Ｒ
ＯＭ領域１８のインタラプトベクトルテーブル１２にお
ける上記割り込み信号に対応する断線割り込みベクタに
格納されている先頭番地をプログラムカウンタに設定す
る。ここで、ＣＰＵはシングルチップモードに変更され
ているので、ＣＰＵは内部ＲＯＭ領域１１内の先頭番地
以降の領域１４に配置されたクールダウンプログラムを
実行し、外部機器の制御プログラムを安全に停止させ
る。

【００３１】以上の説明で明らかなように、この実施例
によれば実施例１の構成の他にモード変換回路７を設け
たことにより、ＣＰＵが外部メモリのみ使用可能なモー
ド中に外部システムバス１に断線が生じた場合であって
も、内部メモリのみが使用可能なモードに変換し、クー
ルダウンプログラムを実行させることができるので、外
部機器の制御プログラムを安全に停止させることができ
る。

【００３２】なお、本実施例ではＭＰＵモード信号のみ
を対象としているが、それに限らず他のモード信号の数
に応じてモード変換回路７を拡張し、変換可能とするこ
とにより、どのようなモードを使用中にも対応すること
ができる。

【００３３】実施例４．実施例１〜３においては、割り
込み信号を用いてクールダウンプログラムを実行させて
いたが、実施例４では割り込み信号を用いずにクールダ
ウンプログラムを実行させるものである。図７は請求項
４の発明の一実施例による計算機装置を概略して示す構
成図である。図において、実施例１〜３と同一符号は同
一または相当部分を示すので説明を省略する。２１は新
ＰＣ値格納レジスタであり、クールダウンプログラムの
先頭番地があらかじめ格納されるものである。２３は命
令キューバッファであり、断線検出回路２からの断線信
号を受信した時にその内容をクリアする機能をも備えた
ものである。もちろん、命令キューバッファ２３が設け
られていない場合もある。

【００３４】次に動作について説明する。断線検出回路
２からの断線信号を受信すると、新ＰＣ値格納レジスタ
２１に格納されているクールダウンプログラムの先頭番
地がプログラムカウンタ２２にロードされる。よって、
クールダウンプログラムが実行される。なお、実施例３
に示したモード変換回路７を付加することにより、ＭＰ
Ｕモードに設定されている場合であっても、内部メモリ
のみが使用可能なモードに変換し、クールダウンプログ
ラムを実行させることができる。

【００３５】以上の説明で明らかなように、この実施例
によればプログラムカウンタを用いてクールダウンプロ
グラムを実行させるため、割り込みベクタ資源を使わな
くてすむ効果がある。

【００３６】

【発明の効果】以上のように、請求項１の発明によれ
ば、断線検出手段により外部システムバスの断線を検出
すると検出信号が出力され、開始制御手段により断線検
出手段からの検出信号を受信すると、クールダウンプロ
グラムの実行が開始されるように構成したので、外部シ
ステムバスに断線が生じた場合には制御プログラムの暴
走を防ぐことができるなどの効果がある。

【００３７】請求項２の発明によれば、リセット無効手
段により断線検出手段からの検出信号を受信すると、リ
セット信号を無効とするように構成にしたので、外部シ
ステムバスに断線が生じた場合にも制御プログラムの暴
走を防ぐとともに、リセット信号によって制御プログラ
ムが再開されることのないものが得られるなどの効果が
ある。

【００３８】請求項３の発明によれば、モード変換手段
により断線検出手段からの検出信号を受信すると、外部
メモリのみが使用可能なモードから内部メモリのみが使
用可能なモードに変換するように構成にしたので、中央
処理装置が外部メモリのみ使用可能なモード中に、外部
システムバスに断線が生じた場合にも、制御プログラム
を停止させることができるなどの効果がある。

【００３９】請求項４の発明によれば、プログラムカウ
ンタ書き換え回路により断線検出手段からの検出信号を
受信すると、プログラムカウンタの内容を書き換え、外
部機器の制御プログラムが停止されるように構成にした
ので、外部システムバスに断線が生じた場合には割り込
み制御を行わずに制御プログラムの暴走を防ぐことがで
きるなどの効果がある。

【図面の簡単な説明】

【図１】 この発明の一実施例による計算機装置を概略
して示す構成図である。

【図２】 この発明の一実施例による計算機装置のメモ
リ配置を示すメモリマップ図である。

【図３】 この発明の一実施例による計算機装置を概略
して示す構成図である。

【図４】 この発明の一実施例による計算機装置のメモ
リ配置を示すメモリマップ図である

【図５】 この発明の一実施例による計算機装置を概略
して示す構成図である。

【図６】 この一実施例による計算機装置のメモリ配置
を示すメモリマップ図である

【図７】 この発明の一実施例による計算機装置を概略
して示す構成図である。

【符号の説明】

１ 外部システムバス、２ 断線検出回路（断線検出手
段）、３ 割り込み信号発生回路（開始制御手段）、４
リセット切り替え回路（リセット無効手段）、７ モ
ード変換回路（モード変換手段）、２１ 新ＰＣ値格納
レジスタ、１００ ＣＰＵ（中央処理装置）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部機器との間で接続される外部システ
   ムバスと、上記外部機器を制御するとともに、内部メモ
   リと外部メモリとの両方が使用可能なモード、及び、内
   部メモリまたは外部メモリのいずれか一方のみが使用可
   能なモードの何れかを設定可能な中央処理装置とを備え
   た計算機装置において、上記外部システムバスの断線を
   検出すると検出信号を出力する断線検出手段と、上記断
   線検出手段からの検出信号を受信するとクールダウンプ
   ログラムの実行を開始させる開始制御手段とを備えたこ
   とを特徴とする計算機装置。
2. 【請求項２】 上記断線検出手段からの検出信号を受信
   すると、リセット信号を無効とするリセット無効手段を
   備えた請求項１記載の計算機装置。
3. 【請求項３】 上記断線検出手段からの検出信号を受信
   すると、外部メモリのみが使用可能なモードから内部メ
   モリのみが使用可能なモードに変換するモード変換手段
   を備えた請求項１記載の計算機装置。
4. 【請求項４】 開始制御手段は上記断線検出手段からの
   検出信号を受信すると、プログラムカウンタの内容をク
   ールダウンプログラムの先頭番地に書き換えるプログラ
   ムカウンタ書き換え回路を備えた請求項１ないし請求項
   ３のいずれかに記載の計算機装置。