JPH03100736A - パトロール診断装置 - Google Patents

パトロール診断装置

Info

Publication number
JPH03100736A
JPH03100736A JP1238454A JP23845489A JPH03100736A JP H03100736 A JPH03100736 A JP H03100736A JP 1238454 A JP1238454 A JP 1238454A JP 23845489 A JP23845489 A JP 23845489A JP H03100736 A JPH03100736 A JP H03100736A
Authority
JP
Japan
Prior art keywords
main
diagnosis
main ram
memory
patrol
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1238454A
Other languages
English (en)
Inventor
Atsushi Suzuki
敦 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP1238454A priority Critical patent/JPH03100736A/ja
Publication of JPH03100736A publication Critical patent/JPH03100736A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 マイクロコンピュータのパトロール診断に関し、主CP
Uからの主RAM診断を保留せずにかつサブCPUの制
御するDMAを保留できるようにすることにより、主R
AMの全ての領域をパトロール診断することができるよ
うにした装置の堤供を目的とし、 自装置の制御を行いかつ対向する装置に設けられた他の
CPUとの間でデータ送受信を行う主CPUと、パトロ
ール診断用プログラムを有する主ROMと、前記上CP
Uに支配されてパトロール診断の対象となる主RAMと
、前記の主CPUと主RAMと主ROMとに接続され、
かつ主CPUと対向装置との間で交換される送受信デー
タの通路となる主バスと、前記パトロール診断用プログ
ラムの起動により一時的に前記上CPUから前記主バス
のバス支配権を獲得し、前記上RAMのメモリ診断を実
行するメモリ診断回路とを設け、前記主バスのバス支配
権を獲得する間において前記メモリ診断回路が主RAM
の診断を行い、診断終了後に前記パトロール診断プログ
ラムによって前記診断結果を読みだすように構成する。
〔産業上の利用分野〕
本発明は、マイクロコンピュータのパトロール診断に関
する。
〔従来の技術〕
第3図は従来の一実施例の構成を示す図である。
また第4図は従来の一実施例の処理フローを示す図であ
る0図中、1はシステムの制御を司る主CPU、3はパ
トロール診断の対象の主ランダムアクセスメモリ (以
下主RAMと称す)、4は主リードオンリメモリ (以
下主ROMと称す)であり、主ROMd上には主RAM
3の診断プログラムを有するもの、また5は主RAM3
の診断用プログラムを示すタスクAであり、前記主RO
MA上のタスクA−Nのプログラムの中で実行権が、最
下位にランクされているものである。なお6はデータの
通路となる主バス、更に7はファームウェアであり、他
装置からのデータを主バス6を介して主RAM3へ転送
するものであって、副CP U71と副バス72とロー
カルRAM73とDMA制御部とローカルROM75よ
りなっている。
第3図において、一つの主CPUからなる単一システム
では、主ROMd上のタスクA〜タスクNのプログラム
に制御されて順次にデータの処理動作を行っている。こ
のときのパトロール診断は、主RAM3の障害により主
RAM3のデータが破壊してシステムが誤動作してシス
テム外部へ悪影響の発生を防ぐために、周期的に主RA
M3の書き込みとその読みたしが正常に可能となること
を主RAM3の全RA M 領域に関し確認できるよう
に、主CPU1の支配のもとに主ROM4の実行権の比
較的低いタスクAに指示されてパトロール診断が行われ
る。即ちこのパトロール診断は、第4図に示すように下
記の手順で行われる。
■ まずタスクAは他のタスクB−Nへ実行権の移動が
起こらないように主CPUIに対して割り込み禁止をか
ける ■ 主RAM3の指定アドレスの内容を主CPU1へ一
旦退避して一時保管する ■ 主RAM3に対し指定アドレスにタスクAの診断用
パターンデータ(例えば5A5Ah)を書き込む ■ 主RAM3の指定アドレスからデータを主CPUI
へ読み込む ■ 主CPU1により、主RAM3から読み込んだ内容
とタスクAによる書き込んだパターンとが一致するか否
かを判定する。
■ もし判定がNO°の場合においては■異常発生を外
部へ通知をし、ただちにパトロール診断処理動作を中断
し ■“END“ とする。
■ もし前記判定が“YES” の場合は、主CPU1
に退避していたデー“夕を主RAM3に復元する [相] RAM3の診断アドレスを更新して、次の診断
動作の準備とする ■ 全ての診断は“END’ まで継続して行われる。
@ 主CPUIの割り込みは解除されて指定アドレスの
パトロール診断を完了する。
以上の動作において、タスクAは他のタスクB〜Nの動
作の隙間をぬいながら他の処理への影響を与えないよう
にして動作を行っている。
一方複数のCPUからシステムが構成されかつ協調動作
をしている例えば第3図に示すようなファームウェア7
を有するような場合、主CPU 1は本来の処理業務で
ある他の装置から受入れたデータ処理を分担し、かつ他
装置からのデータの受入処理は回線を介して行いその処
理はファームウェア7が分担している。このような場合
には、副CP U71が通信業務を引き受けてローカル
RAM73とローカルROM75と共に動作をしており
、DMA制御部74からの直接メモリアクセス(以下D
MAと称す)を使用して副CP U71は他装置からの
データを副バス72を介して主RAM3に対して回線か
らのデータとして転送している。
このようなりMA制御によるデータ転送を行っている時
、DMA動作は副CP U71の割り込み禁止によって
は動作が保留されないので、DMA転送はタスクAの動
作を無視し行われる。このため、(1)  主RAM3
のデータが退避している間にDMA制御があると、主R
AM3のデータは外部からのデータに書き換えられ、そ
してタスクAは再度上RAM3の退避データを復元させ
るため、この外部データは破壊されてしまうようになる
(2)同様に、主RAM3に書き込まれていたデータを
外部へ転送する時、主RAM3に診断用パターンデータ
が書き込まれていれば、該診断用パターンデータは外部
へ転送されるようになる。
以上の如く、DMA転送時においての主RAM3への書
き込みデータの保証を考慮した回路の提供を必要とする
(発明が解決しようとする課題〕 従来の方式では複数CPUのシステムやCPUを有する
ファームを持つシステムにおいて、他CPUの制御する
DMAがRAM領域の読みだし/書き込みを行うことを
任意のタイミングで禁止することが出来ないという問題
がある。
本発明は、主CPUからの主RAM診断を保留せずかつ
サブCPUの制御するDMAを保留できるようにするこ
とにより、主RAMの全ての領域をパトロール診断する
ことができるようにする装置の提供を目的とする。
〔課題を解決するための手段〕
本発明では、自装置の制御を行いかp対向する装置に設
けられた他のCPUとの間でデータ送受信を行う主CP
U1と、パトロール診断用プログラムを有する主ROM
4と、前記上CPUIに支配されてパトロール診断の対
象となる主RAM3と、前記の主CPUIと主RAM3
と主ROM4とに接続され、かつ主CPUIと対向装置
との間で交換される送受信データの通路となる主バス6
と、前記パトロール診断用プログラムの起動により一時
的に前記上CPUIから前記主バス6のバス支配権を獲
得し、前記上RAM3のメモリ診断を実行するメモリ診
断回路2とを設け、前記主バス6のバス支配権を獲得す
る間において前記メモリ診断回路2が主RAM3の診断
を行い、診断終了後に前記パトロール診断プログラムに
よって前記診断結果を読みだす構成にするものである。
〔作 用〕 本発明では第1図に示す如き構成を有し、メモリ診断回
路2により一時的に前記上CPUIからバス支配権を獲
得し、5のタスクAによるパトロール診断を実行できる
ようにしている。
従って、5のタスクAを優先度最下位とすることにより
、他のタスクB−Nの実行を阻害することなしにパトロ
ール診断を行うことを可能にしている。
〔実 施 例〕
第2図は本発明の一実施例の構成を示す図であり、回線
制御を受は持つファームウェアを有する処理装置を示し
ている0図中、主CPUIと主RAM3と主ROM4と
5のタスクA1および副CPU71と副バス72とロー
カルRAM73とDMA制御部74とローカルROM7
5よりなるファームウェア7は第1図と同一であり、同
一記号で示しである。なおメモリ診断回路2は本発明回
路部分であり、主RAM3のパトロール診断の間におい
て、DMA1lJ?11による動作を割り込まないよう
に主バス6の支配権を獲得させるようにした回路である
以下、本発明の回路の動作について、第2図を用いてメ
モリ診断回路2と5のタスクAの動作を中心に説明する
■ 5のタスクAが実行権を獲得すると、メモリ診断回
路2に対して5のタスクAから起動をかけられる。
■ メモリ診断回路2は、該起動命令をうけるとパトロ
ール診断のために主バス6の支配権の獲得を主CPUI
に要求する。
■ メモリ診断回路2がバス支配権を獲得すると、メモ
リ診断回路2は動作を開始する。このときタスクAは停
止状態となる。
■−1メモリ診断回路2の内部に存在するポインタの示
す主RAM3の内容を、内部レジスタに保管する。
■−2メモリ診断回路2の内部の同一ポインタにメモリ
診断用のパターンデータを書き込む。
■−3メモリ診断回路2の内部の同一ポインタからのデ
ータを読み込み、先に書き込んだパターンデータと比較
する。
■−4比較結果を主バス6に対して出力する。
■−5ポインタの情報を更新する。
■−6バス支配権を開放する。
■ バス支配権が開放されると、その直前支配していた
5のタスクAが実行権を獲得し、メモリ診断回路2の内
部レジスタから前記比較結果の内容を読みだし、メモリ
診断の内容が正常だったか否かをチエツクする。
■ メモリ診断が正常でなかった場合、5のタスクAは
利用者に対してrRAM障害」を通知する。
以上に記載のごとく、タスクAは優先度最下位のタスク
であるため、他のタスクの実行を阻害せずにパトロール
診断が行える。またメモリ診断回路2がバス支配権を獲
得して一連のメモリ診断の動作を行うので、タスクAは
割り込み禁止を発行する必要はない。なおメモリ診断回
路2が一連のメモリ診断を行っている間、主バス6の支
配権はメモリ診断回路2が把握しており、このために副
CP U71よる主RAM3へのDMA動作を保留にす
ることができるのである。
〔発明の効果〕
以上の説明から明らかなように本発明によれば、主CP
Uからの主RAMの診断を保留せずにかつ副CPUの制
御するDMAを保留できるので、メインメモリの全ての
領域をパトロール診断することができるようになり、シ
ステムの信鎖性向上に寄与するところが大である。
6は主バス、 を示す。
【図面の簡単な説明】
第1図は本発明の原理構成を示す回路図、第2図は本発
明の一実施例の構成を示す図、第3図は従来の一実施例
の構成を示す図、第4図は従来の一実施例の処理フロー
を示す図、である。 図において、 lは主CPU。 2はメモリ診断回路、 3は主RAM。 4は主ROM。 5はタスクA1 従来の一実施例の構成を示す図 第 図 本発明の一実施例の構成を示す図 従来の一実施例の処理フローを示す口 筒 図

Claims (1)

  1. 【特許請求の範囲】 自装置の制御を行いかつ対向する装置に設けられた他の
    CPUとの間でデータ送受信を行う主CPU(1)と、 パトロール診断用プログラムを有する主ROM(4)と
    、 前記主CPU(1)に支配されてパトロール診断の対象
    となる主RAM(3)と、 前記の主CPU(1)と主RAM(3)と主ROM(4
    )とに接続され、かつ主CPU(1)と対向装置との間
    で交換される送受信データの通路となる主バス(6)と
    、 前記パトロール診断用プログラムの起動により一時的に
    前記主CPU(1)から前記主バス(6)のバス支配権
    を獲得し、前記主RAM(3)のメモリ診断を実行する
    メモリ診断回路(2)とを設け、前記主バス(6)のバ
    ス支配権を獲得する間において前記メモリ診断回路(2
    )が主RAM(3)の診断を行い、診断終了後に前記パ
    トロール診断プログラムによって前記診断結果を読みだ
    すことを特徴とするパトロール診断装置。
JP1238454A 1989-09-13 1989-09-13 パトロール診断装置 Pending JPH03100736A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1238454A JPH03100736A (ja) 1989-09-13 1989-09-13 パトロール診断装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1238454A JPH03100736A (ja) 1989-09-13 1989-09-13 パトロール診断装置

Publications (1)

Publication Number Publication Date
JPH03100736A true JPH03100736A (ja) 1991-04-25

Family

ID=17030465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1238454A Pending JPH03100736A (ja) 1989-09-13 1989-09-13 パトロール診断装置

Country Status (1)

Country Link
JP (1) JPH03100736A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003015964A (ja) * 2001-06-27 2003-01-17 Denso Corp マイクロコンピュータ
JP2010097432A (ja) * 2008-10-16 2010-04-30 Fuji Electric Holdings Co Ltd Ram診断装置、そのプログラム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003015964A (ja) * 2001-06-27 2003-01-17 Denso Corp マイクロコンピュータ
JP2010097432A (ja) * 2008-10-16 2010-04-30 Fuji Electric Holdings Co Ltd Ram診断装置、そのプログラム

Similar Documents

Publication Publication Date Title
JP2978539B2 (ja) データ転送制御装置
US5390103A (en) Synchronized programmable controller and method of controlling the same
JPH0212363A (ja) コンピユータ・システムの初期設定方法及びその装置
JPS58197553A (ja) プログラム監視装置
JPH0693229B2 (ja) デ−タ処理装置
CA2551045C (en) Input-output control apparatus, input-output control method, process control apparatus and process control method
JPH03100736A (ja) パトロール診断装置
EP3428799B1 (en) Data access device and access error notification method
JPH0430245A (ja) マルチプロセッサ制御方式
JPS6136641B2 (ja)
JPH08220198A (ja) 電池バックアップメモリユニットおよびバックアップ機能試験方法
JPH03184128A (ja) 二重化計算機システム
JP2005025371A (ja) ディスクアレイ装置及びデータ書き込み制御方法
JP2665173B2 (ja) プロセッサトラップ回路
JPH0635747A (ja) デバッグ支援装置
JPS62212865A (ja) マルチプロセツサ制御方式
JPS63155330A (ja) マイクロプログラム制御装置
JPS62134740A (ja) 多重化構成された制御系の初期プログラムロ−ド方式
JPH03198136A (ja) Dma転送データチェック方式
JPH0553934A (ja) バスライン監視方式
JPH0256662A (ja) メモリ保護方式
JPH02132548A (ja) 並列プロセツサのデバツグ支援方式
JPH0782447B2 (ja) Dmaデータ転送制御装置
JPH0215353A (ja) 特定アドレス時異常設定方式
JPH03252831A (ja) Dma転送によるras情報収集方法