JPH0635747A - デバッグ支援装置 - Google Patents
デバッグ支援装置Info
- Publication number
- JPH0635747A JPH0635747A JP4190861A JP19086192A JPH0635747A JP H0635747 A JPH0635747 A JP H0635747A JP 4190861 A JP4190861 A JP 4190861A JP 19086192 A JP19086192 A JP 19086192A JP H0635747 A JPH0635747 A JP H0635747A
- Authority
- JP
- Japan
- Prior art keywords
- task
- access
- memory
- cpu
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 マルチタスク機能を備えた処理装置で実行さ
れるプログラムのタスク別のアクセス違反を検出してア
クセス違反時のアクセス状況を再現し、デバッグに要す
る時間を短縮する。 【構成】 複数のタスク5i（i=1,2,…,n) の数に応じ
て、各タスク5iの共有メモリ２におけるアクセス許可／
禁止領域の情報を記憶するプロテクトメモリ3iを設け、
プロテクトメモリ管理ルーチン４は実行中のタスク5iに
応じたプロテクトメモリ3iに切替え、CPU １はタスク5i
別のアクセス許可／禁止領域の設定情報を用いて共有メ
モリ２のアクセスを制御する。また、タスク5iがアクセ
ス違反を犯した場合はタスクID, アクセス違反時のアク
セスアドレス, アクセス値等のアクセス状況に関する情
報をバッファ21に記憶する。
れるプログラムのタスク別のアクセス違反を検出してア
クセス違反時のアクセス状況を再現し、デバッグに要す
る時間を短縮する。 【構成】 複数のタスク5i（i=1,2,…,n) の数に応じ
て、各タスク5iの共有メモリ２におけるアクセス許可／
禁止領域の情報を記憶するプロテクトメモリ3iを設け、
プロテクトメモリ管理ルーチン４は実行中のタスク5iに
応じたプロテクトメモリ3iに切替え、CPU １はタスク5i
別のアクセス許可／禁止領域の設定情報を用いて共有メ
モリ２のアクセスを制御する。また、タスク5iがアクセ
ス違反を犯した場合はタスクID, アクセス違反時のアク
セスアドレス, アクセス値等のアクセス状況に関する情
報をバッファ21に記憶する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ共有で複数のタ
スクを切り替えて並行的に実行するマルチタスク機能を
備えたマイクロプロセッサ等で実行されるプログラムの
デバッグを支援する装置に関する。
スクを切り替えて並行的に実行するマルチタスク機能を
備えたマイクロプロセッサ等で実行されるプログラムの
デバッグを支援する装置に関する。
【０００２】
【従来の技術】図３は、例えば特開平2-206864号公報に
開示された従来のデバッグ支援装置のブロック図であ
る。図中11は、１Ｍワードの共有メモリ12をディスク制
御装置等と共有するCPU である。CPU 11はデータバス1
0，アドレスバス16を介して共有メモリ12のデータ端
子，アドレス端子にそれぞれ接続され、さらに、アドレ
スバス16により伝送されるアドレスＡ0 −Ａ19の上位10
ビットＡ10〜Ａ19を伝送する上位アドレスバス15、及び
CPU 11の書込み許可／禁止情報（１ビット）を伝送する
信号線14を介して、共有メモリ12の各1Kワードのブロッ
ク領域におけるCPU 11の書込み許可／禁止情報をブロッ
ク領域単位で記憶する、容量１ビット×1Kワードのプロ
テクトメモリ13に接続される。
開示された従来のデバッグ支援装置のブロック図であ
る。図中11は、１Ｍワードの共有メモリ12をディスク制
御装置等と共有するCPU である。CPU 11はデータバス1
0，アドレスバス16を介して共有メモリ12のデータ端
子，アドレス端子にそれぞれ接続され、さらに、アドレ
スバス16により伝送されるアドレスＡ0 −Ａ19の上位10
ビットＡ10〜Ａ19を伝送する上位アドレスバス15、及び
CPU 11の書込み許可／禁止情報（１ビット）を伝送する
信号線14を介して、共有メモリ12の各1Kワードのブロッ
ク領域におけるCPU 11の書込み許可／禁止情報をブロッ
ク領域単位で記憶する、容量１ビット×1Kワードのプロ
テクトメモリ13に接続される。
【０００３】また、CPU 11は、CPU 11から信号線19によ
り伝送される書込み信号をその一方の入力とし、プロテ
クトメモリ13から信号線17により伝送されるCPU 11の書
込み許可／禁止信号の反転信号をその他方の入力とする
ANDゲート18を介して共有メモリ12のWE端子に接続され
る。また、プロテクトメモリ13から信号線17によって伝
送される書込み許可／禁止信号はCPU 11に入力される。
り伝送される書込み信号をその一方の入力とし、プロテ
クトメモリ13から信号線17により伝送されるCPU 11の書
込み許可／禁止信号の反転信号をその他方の入力とする
ANDゲート18を介して共有メモリ12のWE端子に接続され
る。また、プロテクトメモリ13から信号線17によって伝
送される書込み許可／禁止信号はCPU 11に入力される。
【０００４】次に、上述のような従来のデバッグ支援装
置の動作について説明する。まず、共有メモリ12のブロ
ック領域ごとにCPU 11の書込み許可／禁止を設定する。
ブロック領域のアドレスＡ0 −Ａ19の上位10ビットＡ10
−Ａ19は上位アドレスバス15を介してプロテクトメモリ
13に与えられ、この上位アドレスをアドレスとするプロ
テクトメモリ13の位置に、CPU 11の書込みを許可する場
合は信号線14を介して“０”を、また禁止する場合は
“１”を設定する。
置の動作について説明する。まず、共有メモリ12のブロ
ック領域ごとにCPU 11の書込み許可／禁止を設定する。
ブロック領域のアドレスＡ0 −Ａ19の上位10ビットＡ10
−Ａ19は上位アドレスバス15を介してプロテクトメモリ
13に与えられ、この上位アドレスをアドレスとするプロ
テクトメモリ13の位置に、CPU 11の書込みを許可する場
合は信号線14を介して“０”を、また禁止する場合は
“１”を設定する。
【０００５】CPU 11が共有メモリ12の書込みを要求する
と、書込みを要求する共有メモリのアドレスとしてアド
レスバス16に出力されたアドレスＡ0 −Ａ19のうち、上
位10ビットＡ10−Ａ19が上位アドレスバス15を介してプ
ロテクトメモリ13に与えられ、アドレスＡ10−Ａ19のア
ドレスのプロテクトメモリ13に設定されている書込み許
可／禁止情報を読み出す。
と、書込みを要求する共有メモリのアドレスとしてアド
レスバス16に出力されたアドレスＡ0 −Ａ19のうち、上
位10ビットＡ10−Ａ19が上位アドレスバス15を介してプ
ロテクトメモリ13に与えられ、アドレスＡ10−Ａ19のア
ドレスのプロテクトメモリ13に設定されている書込み許
可／禁止情報を読み出す。
【０００６】読出した情報が“０”の場合は書込みが許
可されているので、書込み許可信号を信号線17を介して
CPU 11に与え、CPU 11はデータバス10にデータを出力し
てアドレスバス16に出力したアドレスの共有メモリ12に
書込まれる。一方、プログラムのバグにより、アクセス
が禁止されているブロック領域にデータを書込もうとし
た場合、即ちプロテクトメモリ13から読出した情報が
“１”の場合は書込みが禁止されているので、書込み禁
止信号を信号線17を介してCPU11に与えて割込みを発生
させ、CPU 11は共有メモリ12の書込みを中止する。その
際、割込みにより起動された異常処理プログラムによ
り、書込み違反を犯した装置であるCPU 11を特定するデ
ータがCPU 11に読み込まれ、このデータがプリンタ等に
出力される。
可されているので、書込み許可信号を信号線17を介して
CPU 11に与え、CPU 11はデータバス10にデータを出力し
てアドレスバス16に出力したアドレスの共有メモリ12に
書込まれる。一方、プログラムのバグにより、アクセス
が禁止されているブロック領域にデータを書込もうとし
た場合、即ちプロテクトメモリ13から読出した情報が
“１”の場合は書込みが禁止されているので、書込み禁
止信号を信号線17を介してCPU11に与えて割込みを発生
させ、CPU 11は共有メモリ12の書込みを中止する。その
際、割込みにより起動された異常処理プログラムによ
り、書込み違反を犯した装置であるCPU 11を特定するデ
ータがCPU 11に読み込まれ、このデータがプリンタ等に
出力される。
【０００７】
【発明が解決しようとする課題】以上のような構成の従
来のデバッグ支援装置は、制御装置ごとの書込み許可／
禁止情報をプロテクトメモリに設定しておき、書込みが
禁止されているメモリアドレスに書込みを行おうとした
場合、デバッグプログラムを起動してプログラムバグに
よる書込み違反がどの装置に発生したかを検出すること
はできる。しかし、複数のタスクが動作するマルチタス
ク機能を備えた制御装置を意識してタスクごとの共有メ
モリに対する書込み許可／禁止を設定する手段を設けた
デバッグ支援装置は開発されていない。
来のデバッグ支援装置は、制御装置ごとの書込み許可／
禁止情報をプロテクトメモリに設定しておき、書込みが
禁止されているメモリアドレスに書込みを行おうとした
場合、デバッグプログラムを起動してプログラムバグに
よる書込み違反がどの装置に発生したかを検出すること
はできる。しかし、複数のタスクが動作するマルチタス
ク機能を備えた制御装置を意識してタスクごとの共有メ
モリに対する書込み許可／禁止を設定する手段を設けた
デバッグ支援装置は開発されていない。
【０００８】また、マルチタスク機能を備えた制御装置
が書込み違反を犯した場合、書込み違反が発生したタス
クを特定し、さらに書込み違反時の書込みアドレス，書
込み値等のアクセス状況に関する情報が得られなければ
書込み違反時の状況が再現できないので、デバッグに長
時間を要する。
が書込み違反を犯した場合、書込み違反が発生したタス
クを特定し、さらに書込み違反時の書込みアドレス，書
込み値等のアクセス状況に関する情報が得られなければ
書込み違反時の状況が再現できないので、デバッグに長
時間を要する。
【０００９】本発明はこのような問題点を解決するため
になされたものであって、マルチタスク機能を備えた処
理装置で実行されるプログラムのデバッグを行う場合に
共有メモリのアクセス許可／禁止領域をタスク別に設定
することにより、アクセス違反を犯したタスクの特定を
可能にし、さらに、違反時のアクセス状況に関する情報
を記憶しておき、違反時のアクセス状況を再現すること
により、デバッグに要する時間を短縮するデバッグ支援
装置の提供を目的とする。
になされたものであって、マルチタスク機能を備えた処
理装置で実行されるプログラムのデバッグを行う場合に
共有メモリのアクセス許可／禁止領域をタスク別に設定
することにより、アクセス違反を犯したタスクの特定を
可能にし、さらに、違反時のアクセス状況に関する情報
を記憶しておき、違反時のアクセス状況を再現すること
により、デバッグに要する時間を短縮するデバッグ支援
装置の提供を目的とする。
【００１０】
【課題を解決するための手段】第１の発明に係るデバッ
グ支援装置は、複数のタスクが使用する共有メモリのア
クセス許可／禁止領域をタスク別に設定してタスク別に
記憶し、動作するタスクに応じたアクセス許可／禁止領
域の設定情報を用いて共有メモリのアクセスを制御する
ことを特徴とする。
グ支援装置は、複数のタスクが使用する共有メモリのア
クセス許可／禁止領域をタスク別に設定してタスク別に
記憶し、動作するタスクに応じたアクセス許可／禁止領
域の設定情報を用いて共有メモリのアクセスを制御する
ことを特徴とする。
【００１１】第２の発明に係るデバッグ支援装置は、さ
らに、アクセス違反を犯したタスクを特定するタスクID
等の情報、及びアクセス違反時の内部時刻，アクセスア
ドレス，アクセス値等のアクセス状況に関する情報を記
憶することを特徴とする。
らに、アクセス違反を犯したタスクを特定するタスクID
等の情報、及びアクセス違反時の内部時刻，アクセスア
ドレス，アクセス値等のアクセス状況に関する情報を記
憶することを特徴とする。
【００１２】
【作用】第１の発明に係るデバッグ支援装置は、共有メ
モリのアクセス許可／禁止領域をタスク別に設定してプ
ロテクトメモリに記憶し、タスクが動作する場合には、
そのタスクに応じたアクセス許可／禁止領域の設定情報
を用いて共有メモリのアクセスを制御する。
モリのアクセス許可／禁止領域をタスク別に設定してプ
ロテクトメモリに記憶し、タスクが動作する場合には、
そのタスクに応じたアクセス許可／禁止領域の設定情報
を用いて共有メモリのアクセスを制御する。
【００１３】また、第２の発明に係るデバッグ支援装置
は、タスクがアクセス禁止領域にアクセスした場合、ア
クセス違反を犯したタスクを特定するタスクID等の情
報、及びアクセス違反時の内部時刻, アクセスアドレ
ス, アクセス値等のアクセス状況に関する情報を記憶
し、アクセス違反時の状況再現を可能にする。
は、タスクがアクセス禁止領域にアクセスした場合、ア
クセス違反を犯したタスクを特定するタスクID等の情
報、及びアクセス違反時の内部時刻, アクセスアドレ
ス, アクセス値等のアクセス状況に関する情報を記憶
し、アクセス違反時の状況再現を可能にする。
【００１４】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るデバッグ支援装置（以
下、本発明装置という）の構成を示すブロック図であ
る。図中１は、ｎ個のタスク5i（i=1,2,…,n) を切替え
て動作させるCPU であって、ｎ個のタスク5iは1Mワード
の共有メモリ２を共有しており、CPU １はデータバス
６，アドレスバス７を介して共有メモリ２のデータ端
子，アドレス端子にそれぞれ接続される。
て説明する。図１は本発明に係るデバッグ支援装置（以
下、本発明装置という）の構成を示すブロック図であ
る。図中１は、ｎ個のタスク5i（i=1,2,…,n) を切替え
て動作させるCPU であって、ｎ個のタスク5iは1Mワード
の共有メモリ２を共有しており、CPU １はデータバス
６，アドレスバス７を介して共有メモリ２のデータ端
子，アドレス端子にそれぞれ接続される。
【００１５】CPU １は、各タスク5iの書込み許可／禁止
情報（１ビット）を伝送する信号線20、及びアドレスバ
ス７により伝送されるアドレスＡ0 〜Ａ19の上位10ビッ
トＡ10〜Ａ19を伝送する上位アドレスバス８を介して、
共有メモリ２の各1Kワードのブロック領域における各タ
スク5iの書込み許可／禁止情報をブロック領域単位で記
憶すべくｎ個のタスク5i各別に設けられた容量１ビット
×1Kワードの各プロテクトメモリ3iを、実行中のタスク
5iに応じて切り替えるプロテクトメモリ管理ルーチン４
に接続される。
情報（１ビット）を伝送する信号線20、及びアドレスバ
ス７により伝送されるアドレスＡ0 〜Ａ19の上位10ビッ
トＡ10〜Ａ19を伝送する上位アドレスバス８を介して、
共有メモリ２の各1Kワードのブロック領域における各タ
スク5iの書込み許可／禁止情報をブロック領域単位で記
憶すべくｎ個のタスク5i各別に設けられた容量１ビット
×1Kワードの各プロテクトメモリ3iを、実行中のタスク
5iに応じて切り替えるプロテクトメモリ管理ルーチン４
に接続される。
【００１６】プロテクトメモリ管理ルーチン４は、実行
中のタスク5iに対応するプロテクトメモリ3iから読出し
た書込み許可／禁止情報に基づいて、実行中のタスク5i
の書込み許可／禁止信号を信号線９を介してCPU に伝送
し、また、書込み違反時に書込み違反を犯したタスク5i
のID及び書込み違反時の内部時刻, 書込みアドレス,書
込み値等の書込み状況に関する情報をバッファ21に記憶
する。バッファ21の記憶データは信号線22によりCPU １
に伝送され、図示しないプリンタ等から出力される。
中のタスク5iに対応するプロテクトメモリ3iから読出し
た書込み許可／禁止情報に基づいて、実行中のタスク5i
の書込み許可／禁止信号を信号線９を介してCPU に伝送
し、また、書込み違反時に書込み違反を犯したタスク5i
のID及び書込み違反時の内部時刻, 書込みアドレス,書
込み値等の書込み状況に関する情報をバッファ21に記憶
する。バッファ21の記憶データは信号線22によりCPU １
に伝送され、図示しないプリンタ等から出力される。
【００１７】以上のような構成の本発明装置によるメモ
リ書込みの動作を図２に示すフローチャートに基づいて
説明する。 (1) タスク起動時 CPU １は、処理の開始に際して図示しない読出し専用メ
モリにOSを記憶する。タスク5iが起動されると、プロテ
クトメモリ管理ルーチン４はタスク5iに対応するプロテ
クトメモリ3iを確保する。CPU １は、共有メモリ12のブ
ロック領域ごとにタスク5iの書込み許可／禁止を設定す
る。ブロック領域のアドレスＡ0 −Ａ19の上位10ビット
Ａ10−Ａ19は上位アドレスバス８を介してプロテクトメ
モリ管理ルーチン４に与えられ、また、CPU １はタスク
5iに書込みを許可する場合は“０”を、また禁止する場
合は“１”を与え、プロテクトメモリ管理ルーチン４は
この上位アドレスをアドレスとするプロテクトメモリ3i
の位置に、与えられた書込み許可／禁止情報を設定す
る。
リ書込みの動作を図２に示すフローチャートに基づいて
説明する。 (1) タスク起動時 CPU １は、処理の開始に際して図示しない読出し専用メ
モリにOSを記憶する。タスク5iが起動されると、プロテ
クトメモリ管理ルーチン４はタスク5iに対応するプロテ
クトメモリ3iを確保する。CPU １は、共有メモリ12のブ
ロック領域ごとにタスク5iの書込み許可／禁止を設定す
る。ブロック領域のアドレスＡ0 −Ａ19の上位10ビット
Ａ10−Ａ19は上位アドレスバス８を介してプロテクトメ
モリ管理ルーチン４に与えられ、また、CPU １はタスク
5iに書込みを許可する場合は“０”を、また禁止する場
合は“１”を与え、プロテクトメモリ管理ルーチン４は
この上位アドレスをアドレスとするプロテクトメモリ3i
の位置に、与えられた書込み許可／禁止情報を設定す
る。
【００１８】(2) 共有メモリ書込み時 タスク5iの動作が開始し、タスク5iからメモリへの書込
み要求がCPU １に出されると、CPU １は共有メモリ２へ
の書込みか否かを判定する(ST1) 。共有メモリ２への書
込みの場合は書込みアドレスの上位ビットＡ10−Ａ19を
上位アドレスバス８に取出す(ST3) 。プロテクト管理ル
ーチン４はこの上位アドレスＡ10−Ａ19をアドレスとす
るプロテクトメモリ3iの位置から、その内容を読出し、
読出した“０”又は“１”を制御信号線９を介してCPU
１に与え、CPU １は書込みの許可／禁止を判定する(ST
4) 。書込み許可／禁止信号が“０”の場合は書込み許
可であるので、CPU １は共有メモリ２にデータを出力し
てアドレスバス７に出力されたアドレスにデータを書込
み(ST5) 、データ書込みが正常終了する(ST6) 。
み要求がCPU １に出されると、CPU １は共有メモリ２へ
の書込みか否かを判定する(ST1) 。共有メモリ２への書
込みの場合は書込みアドレスの上位ビットＡ10−Ａ19を
上位アドレスバス８に取出す(ST3) 。プロテクト管理ル
ーチン４はこの上位アドレスＡ10−Ａ19をアドレスとす
るプロテクトメモリ3iの位置から、その内容を読出し、
読出した“０”又は“１”を制御信号線９を介してCPU
１に与え、CPU １は書込みの許可／禁止を判定する(ST
4) 。書込み許可／禁止信号が“０”の場合は書込み許
可であるので、CPU １は共有メモリ２にデータを出力し
てアドレスバス７に出力されたアドレスにデータを書込
み(ST5) 、データ書込みが正常終了する(ST6) 。
【００１９】読出したプロテクトメモリ3iの内容が
“１”の場合は、共有メモリ２への書込み禁止であるの
で、書込みを要求したアドレスへのデータ出力を中止し
て書込みを禁止し(ST7) 、書込み違反を犯したタスク5i
のID，書込み違反時の内部時刻,書込みアドレス, 書込
み値をバッファ13に保存し(ST8) 、タスク5iに対して書
込み違反のエラー通知を行う(ST9) 。
“１”の場合は、共有メモリ２への書込み禁止であるの
で、書込みを要求したアドレスへのデータ出力を中止し
て書込みを禁止し(ST7) 、書込み違反を犯したタスク5i
のID，書込み違反時の内部時刻,書込みアドレス, 書込
み値をバッファ13に保存し(ST8) 、タスク5iに対して書
込み違反のエラー通知を行う(ST9) 。
【００２０】一方、ステップST1 の判定の結果、CPU １
が書込もうとしたメモリ領域が共有メモリ２でなけれ
ば、そのアドレスにデータを書込んで書込みを正常終了
する(ST6) 。
が書込もうとしたメモリ領域が共有メモリ２でなけれ
ば、そのアドレスにデータを書込んで書込みを正常終了
する(ST6) 。
【００２１】以上のようにして、あるタスク5iを実行し
ている途中でCPU １がタスク5iを切替えた場合、CPU １
は切替えた新しいタスク5iのIDをプロテクトメモリ管理
ルーチン４に通達する。タスクの切替え報告を受け取っ
たプロテクト管理ルーチン4は、現在確保としているプ
ロテクトメモリ3iを、CPU １によって切替えられた新し
いタスク5iに対応するプロテクトメモリ3iに切替え、新
しいタスク5iの共有メモリの書込み許可／禁止情報を設
定する。
ている途中でCPU １がタスク5iを切替えた場合、CPU １
は切替えた新しいタスク5iのIDをプロテクトメモリ管理
ルーチン４に通達する。タスクの切替え報告を受け取っ
たプロテクト管理ルーチン4は、現在確保としているプ
ロテクトメモリ3iを、CPU １によって切替えられた新し
いタスク5iに対応するプロテクトメモリ3iに切替え、新
しいタスク5iの共有メモリの書込み許可／禁止情報を設
定する。
【００２２】なお、本実施例では、共有メモリへの書込
み許可／禁止を設定する場合について説明したが、書込
みに限らず共有メモリからの読出し許可／禁止を設定す
ることも可能である。
み許可／禁止を設定する場合について説明したが、書込
みに限らず共有メモリからの読出し許可／禁止を設定す
ることも可能である。
【００２３】
【発明の効果】以上のように、本発明装置は、マルチタ
スク機能を備えた処理装置で実行されるプログラムのデ
バッグを行う場合に共有メモリのアクセス許可／禁止領
域をタスク別に設定するので、アクセス違反を犯したタ
スクの特定が可能になり、さらに、違反時のアクセス状
況に関する情報を記憶しておき、違反時のアクセス状況
を再現するので、デバッグに要する時間を短縮するとい
う優れた効果を奏する。
スク機能を備えた処理装置で実行されるプログラムのデ
バッグを行う場合に共有メモリのアクセス許可／禁止領
域をタスク別に設定するので、アクセス違反を犯したタ
スクの特定が可能になり、さらに、違反時のアクセス状
況に関する情報を記憶しておき、違反時のアクセス状況
を再現するので、デバッグに要する時間を短縮するとい
う優れた効果を奏する。
【図１】本発明装置のブロック図である。
【図２】本発明装置の書込み動作を説明するフローチャ
ートである。
ートである。
【図３】従来のデバッグ支援装置のブロック図である。
１ CPU ２ 共有メモリ 3i プロテクトメモリ ４ プロテクトメモリ管理ルーチン 5i タスク ６ データバス ７ アドレスバス ８ 上位アドレスバス 9,22 信号線 21 バッファ
Claims (2)
- 【請求項１】 複数のタスクがメモリ共有で並行的に動
作する処理装置にて実行されるプログラムのデバッグを
支援する装置において、共有メモリにおける各タスクの
アクセス許可領域とアクセス禁止領域とをタスク別に設
定する手段と、タスク別のアクセス許可／禁止領域の設
定情報を記憶するプロテクトメモリと、動作すべきタス
クに応じたアクセス許可／禁止領域の設定情報を用い
て、該タスクによる前記共有メモリのアクセスを管理す
る手段とを備えたことを特徴とするデバッグ支援装置。 - 【請求項２】 タスクが該タスクのアクセス禁止領域に
アクセスした場合、該タスクを特定する情報及びアクセ
ス違反時の該タスクのアクセス状況に関する情報を記憶
する手段を備えた請求項１記載のデバッグ支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190861A JPH0635747A (ja) | 1992-07-17 | 1992-07-17 | デバッグ支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190861A JPH0635747A (ja) | 1992-07-17 | 1992-07-17 | デバッグ支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635747A true JPH0635747A (ja) | 1994-02-10 |
Family
ID=16264994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190861A Pending JPH0635747A (ja) | 1992-07-17 | 1992-07-17 | デバッグ支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635747A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194645A (ja) * | 1995-01-20 | 1996-07-30 | Nec Software Ltd | 仮想アドレス空間テキスト部のアクセス制御方式 |
| JP2003099293A (ja) * | 2001-09-21 | 2003-04-04 | Denso Corp | 携帯端末およびコンピュータプログラム |
| KR100686418B1 (ko) * | 1998-06-30 | 2007-02-23 | 썬 마이크로시스템즈, 인코포레이티드 | 멀티-스레드 가상머신에서 메모리 할당방법 및 그 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251445A (ja) * | 1984-05-29 | 1985-12-12 | Mitsubishi Electric Corp | プログラム動作追跡装置 |
| JPS63250753A (ja) * | 1987-04-07 | 1988-10-18 | Fujitsu Ltd | メモリアクセスチエツク方式 |
-
1992
- 1992-07-17 JP JP4190861A patent/JPH0635747A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251445A (ja) * | 1984-05-29 | 1985-12-12 | Mitsubishi Electric Corp | プログラム動作追跡装置 |
| JPS63250753A (ja) * | 1987-04-07 | 1988-10-18 | Fujitsu Ltd | メモリアクセスチエツク方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194645A (ja) * | 1995-01-20 | 1996-07-30 | Nec Software Ltd | 仮想アドレス空間テキスト部のアクセス制御方式 |
| KR100686418B1 (ko) * | 1998-06-30 | 2007-02-23 | 썬 마이크로시스템즈, 인코포레이티드 | 멀티-스레드 가상머신에서 메모리 할당방법 및 그 장치 |
| JP2003099293A (ja) * | 2001-09-21 | 2003-04-04 | Denso Corp | 携帯端末およびコンピュータプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4519738B2 (ja) | メモリアクセス制御装置 | |
| KR970012145A (ko) | 데이타 프로세서와 그 작동 방법, 그 디버깅 작동 실행 방법 및 그 중단점 값 수정 방법 | |
| US5363502A (en) | Hot stand-by method and computer system for implementing hot stand-by method | |
| JP3066753B2 (ja) | 記憶制御装置 | |
| JPH0635747A (ja) | デバッグ支援装置 | |
| JPH0156410B2 (ja) | ||
| JPS6342294B2 (ja) | ||
| JPS6319058A (ja) | メモリ装置 | |
| JPH11126173A (ja) | メモリアクセス制御装置およびその記憶媒体 | |
| KR100246864B1 (ko) | 제2캐시 메모리를 위한 캐시 플러시 방법 및 캐시 메모리를 갖춘 컴퓨터 메모리 시스템 | |
| JP2005018650A (ja) | 不揮発性半導体記憶装置およびデータ処理装置 | |
| JP2682707B2 (ja) | プログラマブル制御装置 | |
| JP2708636B2 (ja) | 情報処理装置の保守制御方法 | |
| US7765383B2 (en) | Data processing unit and data processing apparatus using data processing unit | |
| JP2701739B2 (ja) | プロセッサの系切替え方式 | |
| US6223241B1 (en) | Sharing of the indirect addressing of the registers of a peripheral dedicated to emulation | |
| JPS61138344A (ja) | デバツグ方式 | |
| JPH03184128A (ja) | 二重化計算機システム | |
| JPH0795311B2 (ja) | 二重化処理装置 | |
| JPH0336650A (ja) | メモリ保護方式 | |
| JPH07122857B2 (ja) | 情報処理装置 | |
| JPH03240152A (ja) | 情報処理装置 | |
| JPH0341538A (ja) | 主記憶装置 | |
| JPS61134859A (ja) | メモリのバツクアツプ制御方式 | |
| JPH0215353A (ja) | 特定アドレス時異常設定方式 |