JPH0256662A - メモリ保護方式 - Google Patents
メモリ保護方式Info
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- JPH0256662A JPH0256662A JP63209011A JP20901188A JPH0256662A JP H0256662 A JPH0256662 A JP H0256662A JP 63209011 A JP63209011 A JP 63209011A JP 20901188 A JP20901188 A JP 20901188A JP H0256662 A JPH0256662 A JP H0256662A
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プロセッサと端末装置との間でダイレクトメモリアクセ
ス機能により情報を転送する情報処理システムにおける
メモリ保護方式に関し、端末装置からプロセッサに対す
るデータ転送により、プロセッサが制御機能を喪失する
可能性を除去することを目的とし、 主記憶装置を内蔵するプロセッサと、プロセッサとの間
で情報を転送するダイレクトメモリアクセス機能を有す
る端末装置とを具備する情報処理システムにおいて、プ
ロセッサ内にバッファメモリを設け、端末装置のダイレ
クトメモリアクセス機能は、プロセッサ内のバッファメ
モリを対象に情報を転送し、プロセッサは、バッファメ
モリと主記憶装置との間で情報を転送する様に構成する
。
ス機能により情報を転送する情報処理システムにおける
メモリ保護方式に関し、端末装置からプロセッサに対す
るデータ転送により、プロセッサが制御機能を喪失する
可能性を除去することを目的とし、 主記憶装置を内蔵するプロセッサと、プロセッサとの間
で情報を転送するダイレクトメモリアクセス機能を有す
る端末装置とを具備する情報処理システムにおいて、プ
ロセッサ内にバッファメモリを設け、端末装置のダイレ
クトメモリアクセス機能は、プロセッサ内のバッファメ
モリを対象に情報を転送し、プロセッサは、バッファメ
モリと主記憶装置との間で情報を転送する様に構成する
。
本発明は、プロセッサと端末装置との間でダイレクトメ
モリアクセス機能により情報を転送する情報処理システ
ムにおけるメモリ保護方式に関する。
モリアクセス機能により情報を転送する情報処理システ
ムにおけるメモリ保護方式に関する。
第３図は従来ある情報処理システムの一例を示す図であ
る。
る。
第３図において、情報処理システムの制御全般を司るプ
ロセッサ１と、プロセッサ１との間で各種データを転送
してプロセッサ１の制御を受ける複数の端末装置２とが
、プロセッサインタフェース装置３および外部バス４を
経由して接続されている。
ロセッサ１と、プロセッサ１との間で各種データを転送
してプロセッサ１の制御を受ける複数の端末装置２とが
、プロセッサインタフェース装置３および外部バス４を
経由して接続されている。
プロセッサ１は、制御の中心となる中央制御装置 （Ｃ
Ｃ）１１、中央制御装置（ＣＣ）１１が実行する制御プ
ログラムおよびデータを格納する主記憶装置（ＭＭ）
１２ 、中央制御装置（ＣＣ）１１および主記憶装置
（ＭＭ）１２を結ぶプロセッサバス１３、プロセッサバ
ス１３に外部ハス４を結合するバス結合部（ＢＣ）１４
を具備している。
Ｃ）１１、中央制御装置（ＣＣ）１１が実行する制御プ
ログラムおよびデータを格納する主記憶装置（ＭＭ）
１２ 、中央制御装置（ＣＣ）１１および主記憶装置
（ＭＭ）１２を結ぶプロセッサバス１３、プロセッサバ
ス１３に外部ハス４を結合するバス結合部（ＢＣ）１４
を具備している。
一方、各端末装置２は、それぞれ制御の中心となる中央
制御装置（ＣＣ）２１、中央制御装置（ＣＣ）２１が実
行する制御プログラムおよびデータを格納する主記憶装
置（ＭＭ）２２、ダイレクトメモリアクセス制御部（Ｄ
ＭＡ）２３およびプロセッサインタフェース装置３との
間を接続する信号線５を終端するインタフェース部（Ｉ
ＮＦ）２４とを具備している。
制御装置（ＣＣ）２１、中央制御装置（ＣＣ）２１が実
行する制御プログラムおよびデータを格納する主記憶装
置（ＭＭ）２２、ダイレクトメモリアクセス制御部（Ｄ
ＭＡ）２３およびプロセッサインタフェース装置３との
間を接続する信号線５を終端するインタフェース部（Ｉ
ＮＦ）２４とを具備している。
ダイレクトメモリアクセス制御部（ＤＭＡ）２３は、中
央制御装置（ＣＣ）２１の指示の下に、主記憶装置（Ｍ
Ｍ）２２に格納されているデータを、信号線５、プロセ
ッサインタフェース装置３および外部ハス４を経由して
プロセッサ１に転送し、バス結合部（ＢＣ）１４および
プロセッサバス１３を介して主記憶装置（ＭＭ）１２に
格納し、また主記憶装置（ＭＭ）１２に格納されている
データを、前述と逆の経路で端末装置２内の主記憶装置
（ＭＭ）２２に転送し、その間中央制御装置（ＣＣ）２
１はデータ転送制御から解放される。
央制御装置（ＣＣ）２１の指示の下に、主記憶装置（Ｍ
Ｍ）２２に格納されているデータを、信号線５、プロセ
ッサインタフェース装置３および外部ハス４を経由して
プロセッサ１に転送し、バス結合部（ＢＣ）１４および
プロセッサバス１３を介して主記憶装置（ＭＭ）１２に
格納し、また主記憶装置（ＭＭ）１２に格納されている
データを、前述と逆の経路で端末装置２内の主記憶装置
（ＭＭ）２２に転送し、その間中央制御装置（ＣＣ）２
１はデータ転送制御から解放される。
なおプロセッサインタフェース装置３は、複数の端末装
置２を外部バス４に接続する際の競合制御等を実行する
。
置２を外部バス４に接続する際の競合制御等を実行する
。
以上の説明から明らかな如く、従来ある情報処理システ
ムにおいては、各端末装置２に設けられたダイレクトメ
モリアクセス制御部（ＤＭＡ、、） ２３が、直接プ
ロセッサ１内の主記憶装置（ＭＭ）１２にアクセスして
いた。
ムにおいては、各端末装置２に設けられたダイレクトメ
モリアクセス制御部（ＤＭＡ、、） ２３が、直接プ
ロセッサ１内の主記憶装置（ＭＭ）１２にアクセスして
いた。
従って、例えば端末装置２からプロセッサ１ヘデータを
転送中に、ダイレクトメモリアクセス制御部（ＤＭＡ）
２３から外部バス４を経由して主記憶装置（ＭＭ）１２
に伝達中の転送先アドレスに、外部から雑音が重畳して
制御プログラムを格納しているアドレスに変化したとす
ると、転送先アドレスに格納すべき転送データが、主記
憶装置（ＭＭ）１２内に格納されている制御プログラム
を破壊し、プロセッサ１が情報処理システム全般の制御
機能を喪失し、情報処理システムが動作を停止する恐れ
がある。
転送中に、ダイレクトメモリアクセス制御部（ＤＭＡ）
２３から外部バス４を経由して主記憶装置（ＭＭ）１２
に伝達中の転送先アドレスに、外部から雑音が重畳して
制御プログラムを格納しているアドレスに変化したとす
ると、転送先アドレスに格納すべき転送データが、主記
憶装置（ＭＭ）１２内に格納されている制御プログラム
を破壊し、プロセッサ１が情報処理システム全般の制御
機能を喪失し、情報処理システムが動作を停止する恐れ
がある。
本発明は、端末装置からプロセッサに対するデータ転送
により、プロセッサが制御機能を喪失する可能性を除去
することを目的とする。
により、プロセッサが制御機能を喪失する可能性を除去
することを目的とする。
第１図は本発明の原理を示す図である。
第１図において、１はプロセッサ、２は端末装置、１２
はプロセッサ１が内蔵する主記憶装置、１００は端末装
置２が具備するダイレクトメモリアクセス機能である。
はプロセッサ１が内蔵する主記憶装置、１００は端末装
置２が具備するダイレクトメモリアクセス機能である。
１５は、本発明によりプロセッサ１内に設けられたバッ
ファメモリである。
ファメモリである。
ダイレクトメモリアクセス機能１００は、端末装置２と
プロセッサ１との間で情報を転送する場合に、プロセッ
サ１内のバッファメモリＩ５を対象に情報を転送し、プ
ロセッサｌは、バッファメモリ１５と主記憶装置１２と
の間で情報を転送する。
プロセッサ１との間で情報を転送する場合に、プロセッ
サ１内のバッファメモリＩ５を対象に情報を転送し、プ
ロセッサｌは、バッファメモリ１５と主記憶装置１２と
の間で情報を転送する。
従って、端末装置からのダイレクトメモリアクセス範囲
はバッファメモリに限定され、主記憶装置に直接アクセ
スする機会は無くなる為、ダイレクトメモリアクセスの
誤動作により主記憶装置の記憶内容が破壊され、当該情
報処理システムが動作を停止する恐れは皆無となる。
はバッファメモリに限定され、主記憶装置に直接アクセ
スする機会は無くなる為、ダイレクトメモリアクセスの
誤動作により主記憶装置の記憶内容が破壊され、当該情
報処理システムが動作を停止する恐れは皆無となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による情報処理システムを示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。
す図である。なお、全図を通じて同一符号は同一対象物
を示す。
第２図においては、複数の端末装置２をプロセッサｌに
接続する外部バス４の、プロセッサ１内のバス結合部（
Ｂ’Ｃ）１４への接続部に、それぞれバッファメモリ
（ＢＭ）１５およびフラグ設定部（Ｆ）１６が設けられ
ている。
接続する外部バス４の、プロセッサ１内のバス結合部（
Ｂ’Ｃ）１４への接続部に、それぞれバッファメモリ
（ＢＭ）１５およびフラグ設定部（Ｆ）１６が設けられ
ている。
第２図において、任意の端末装置２が、主記憶装置（Ｍ
Ｍ）２２内に格納されているデータを、プロセッサ１に
転送する場合に、中央制御装置（ＣＣ）２１がインタフ
ェース部（ＩＮＦ＞２４を介してプロセッサインタフェ
ース装置３に通信要求を伝達すると共に、ダイレクトメ
モリアクセス制御部（ＤＭＡ）２３に対して所要の転送
指示を伝達すると、ダイレクトメモリアクセス制御部（
ＤＭＡ）２３は、インタフェース部（ＩＮＦ）２４、信
号線５、プロセッサインタフェース装置３および外部バ
ス４を経由してバッファメモリ（ＢＭ）１５に、転送先
アドレスおよび主記憶装置（ＭＭ）２２から抽出した転
送データを伝達し、転送データをバッファメモリ （Ｂ
Ｍ）１５に格納すると共に、フラグ設定部（Ｆ）１６に
、バッファメモリ （ＢＭ）１５内に転送データが格納
されていることを示すフラグＦを設定する。
Ｍ）２２内に格納されているデータを、プロセッサ１に
転送する場合に、中央制御装置（ＣＣ）２１がインタフ
ェース部（ＩＮＦ＞２４を介してプロセッサインタフェ
ース装置３に通信要求を伝達すると共に、ダイレクトメ
モリアクセス制御部（ＤＭＡ）２３に対して所要の転送
指示を伝達すると、ダイレクトメモリアクセス制御部（
ＤＭＡ）２３は、インタフェース部（ＩＮＦ）２４、信
号線５、プロセッサインタフェース装置３および外部バ
ス４を経由してバッファメモリ（ＢＭ）１５に、転送先
アドレスおよび主記憶装置（ＭＭ）２２から抽出した転
送データを伝達し、転送データをバッファメモリ （Ｂ
Ｍ）１５に格納すると共に、フラグ設定部（Ｆ）１６に
、バッファメモリ （ＢＭ）１５内に転送データが格納
されていることを示すフラグＦを設定する。
なおダイレクトメモリアクセス制御部（ＤＭＡ）２３に
よるデータ転送中は、ハス結合部（ＢＣ）１４は外部バ
ス４とプロセッサバス１３とを非接続状態としており、
ダイレクトメモリアクセス制御部（ＤＭＡ＞２３からバ
ッファメモリ （ＢＭ）１５に伝達される転送先アドレ
ス並びに転送データが、例えば外部バス４において外部
雑音の重畳により変化しても、プロセッサバス１３を介
して主記憶装置（ＭＭ）１２に悪影響が及ぶことを防止
している。
よるデータ転送中は、ハス結合部（ＢＣ）１４は外部バ
ス４とプロセッサバス１３とを非接続状態としており、
ダイレクトメモリアクセス制御部（ＤＭＡ＞２３からバ
ッファメモリ （ＢＭ）１５に伝達される転送先アドレ
ス並びに転送データが、例えば外部バス４において外部
雑音の重畳により変化しても、プロセッサバス１３を介
して主記憶装置（ＭＭ）１２に悪影響が及ぶことを防止
している。
一方、プロセッサ１内の中央制御袋Ｗ（ＣＣ）１１は、
周期的に各外部バス４に対応して設けられているフラグ
設定部（Ｆ）１６を走査し、フラグＦが設定されている
ことを検出すると、対応するバッファメモリ （ＢＭ）
１５に格納されている転送データを抽出し、接続状態に
設定したバス結合部（ＢＣ）１４およびプロセッサバス
１３を介して主記憶装置（ＭＭ）１２に格納する。
周期的に各外部バス４に対応して設けられているフラグ
設定部（Ｆ）１６を走査し、フラグＦが設定されている
ことを検出すると、対応するバッファメモリ （ＢＭ）
１５に格納されている転送データを抽出し、接続状態に
設定したバス結合部（ＢＣ）１４およびプロセッサバス
１３を介して主記憶装置（ＭＭ）１２に格納する。
以上の説明から明らかな如く、本実施例によれば、端末
装置２のダイレクトメモリアクセス制御部（ＤＭＡ）２
３は、プロセッサ１内に設けられたバッファメモリ （
ＢＭ）１５にダイレクトメモリアクセスを行い、主記憶
装置（ＭＭ）１２にアクセスすることは防止されている
為、例えば外部バス４に発生する外部雑音等の影響が、
主記憶装置（ＭＭ）１２に波及する恐れは無くなる。
装置２のダイレクトメモリアクセス制御部（ＤＭＡ）２
３は、プロセッサ１内に設けられたバッファメモリ （
ＢＭ）１５にダイレクトメモリアクセスを行い、主記憶
装置（ＭＭ）１２にアクセスすることは防止されている
為、例えば外部バス４に発生する外部雑音等の影響が、
主記憶装置（ＭＭ）１２に波及する恐れは無くなる。
なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ばプロセッサｌおよび端末装置２の構成、並びにプロセ
ッサ１と端末装置２との接続経路は図示されるものに限
定されることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変わらない。
ばプロセッサｌおよび端末装置２の構成、並びにプロセ
ッサ１と端末装置２との接続経路は図示されるものに限
定されることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変わらない。
以上、本発明によれば、前記情報処理システムにおいて
、端末装置からのダイレクトメモリアクセス範囲はバッ
ファメモリに限定され、主記憶装置に直接アクセスする
機会は無くなる為、ダイレクトメモリアクセスの誤動作
により主記憶装置の記憶内容が破壊され、当該情報処理
システムが動作を停止する恐れは皆無となる。
、端末装置からのダイレクトメモリアクセス範囲はバッ
ファメモリに限定され、主記憶装置に直接アクセスする
機会は無くなる為、ダイレクトメモリアクセスの誤動作
により主記憶装置の記憶内容が破壊され、当該情報処理
システムが動作を停止する恐れは皆無となる。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による情報処理システムを示す図、第３図は従来あ
る情報処理システムの一例を示す図である。 図において、ｌはプロセッサ、２は端末装置、３はプロ
セッサインタフェース装置、４は外部バス、５は信号線
、１１および２１は中央制御装置（ＣＣ）、１２および
２２は主記憶装置（ＭＭ）、１３はプロセッサバス、１
４はバス結合部（ＢＣ）、１５はバッファメモリ （Ｂ
Ｍ）、１６はフラグ設定部（Ｆ）、２３はダイレフ十メ
モリアクセス制御部（ＤＭＡ） 、２４はインタフェー
ス部（ＩＮＦ）、１００はダイレクトメモリアクセス本
発明によるノＩ五卓笈ヌ＆理システム１ｆＪ、２図 本発明の原理は 第 １ 図 従来！ｈ３・清報処理ミステ瓜 第３図
施例による情報処理システムを示す図、第３図は従来あ
る情報処理システムの一例を示す図である。 図において、ｌはプロセッサ、２は端末装置、３はプロ
セッサインタフェース装置、４は外部バス、５は信号線
、１１および２１は中央制御装置（ＣＣ）、１２および
２２は主記憶装置（ＭＭ）、１３はプロセッサバス、１
４はバス結合部（ＢＣ）、１５はバッファメモリ （Ｂ
Ｍ）、１６はフラグ設定部（Ｆ）、２３はダイレフ十メ
モリアクセス制御部（ＤＭＡ） 、２４はインタフェー
ス部（ＩＮＦ）、１００はダイレクトメモリアクセス本
発明によるノＩ五卓笈ヌ＆理システム１ｆＪ、２図 本発明の原理は 第 １ 図 従来！ｈ３・清報処理ミステ瓜 第３図
Claims (1)
- 【特許請求の範囲】 主記憶装置（１２）を内蔵するプロセッサ（１）と、該
プロセッサ（１）との間で情報を転送するダイレクトメ
モリアクセス機能（１００）を有する端末装置（２）と
を具備する情報処理システムにおいて、 前記プロセッサ（１）内にバッファメモリ （１５）を
設け、 前記端末装置（２）のダイレクトメモリアクセス機能（
１００）は、前記プロセッサ（１）内の前記バッファメ
モリ（１５）を対象に前記情報を転送し、前記プロセッ
サ（１）は、前記バッファメモリ（１５）と前記主記憶
装置（１２）との間で情報を転送することを特徴とする
メモリ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209011A JP2676806B2 (ja) | 1988-08-23 | 1988-08-23 | メモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209011A JP2676806B2 (ja) | 1988-08-23 | 1988-08-23 | メモリ保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0256662A true JPH0256662A (ja) | 1990-02-26 |
| JP2676806B2 JP2676806B2 (ja) | 1997-11-17 |
Family
ID=16565800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209011A Expired - Lifetime JP2676806B2 (ja) | 1988-08-23 | 1988-08-23 | メモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676806B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1777325A2 (en) | 2005-10-19 | 2007-04-25 | Samsung Corning Co., Ltd. | Single crystalline a-plane nitride semiconductor wafer having orientation flat |
| JP2008083432A (ja) * | 2006-09-28 | 2008-04-10 | Brother Ind Ltd | テープ及びテープカセット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60640U (ja) * | 1983-06-13 | 1985-01-07 | 株式会社ユ−シン | Ｄｍａ処理とプログラム計測モ−ドの並行処理システム |
-
1988
- 1988-08-23 JP JP63209011A patent/JP2676806B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60640U (ja) * | 1983-06-13 | 1985-01-07 | 株式会社ユ−シン | Ｄｍａ処理とプログラム計測モ−ドの並行処理システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1777325A2 (en) | 2005-10-19 | 2007-04-25 | Samsung Corning Co., Ltd. | Single crystalline a-plane nitride semiconductor wafer having orientation flat |
| JP2008083432A (ja) * | 2006-09-28 | 2008-04-10 | Brother Ind Ltd | テープ及びテープカセット |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2676806B2 (ja) | 1997-11-17 |
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