JPS616755A - デ−タ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （４）産業上の利用分野 本発明は、メモリとメモリとの間や外部記憶装置などの
入出力装置とメモリとの間のデータ転送方式に係り、特
に、データ転送中に障害が発生した場合に速やかに復旧
可能なデータ転送方式に関するものである。

（Ｂ）　　従来の技術 一般に、メモリとメモリとの間や、外部記憶装置々どの
入出力装置とメモリとの間で大量にデータを転送する場
合、中央処理装置の制御下から離れ、直接データの送信
側と受信側とでデータの転送を行うＤＭＡ（ダイレクト
メモリアクセス）制御方式が採用されている。

このようなりＭＡ制御方式を採用しているデータ処理シ
ステムは第２図に示すようなシステム構成を取っている
。同図において１は中央処理装置（ＣＰＵ）、２はメモ
リ（主記憶装置）、３，５はインターフェース回路、４
，６け入出力装置、７はＤＭＡ制御回路である。ことで
、入出力装置４と、メモリ２との間でデータ転送を行う
場合について第３図を参照して説明する。

第３図は、ＤＭＡ制御制御クーケンスす図である０ 入出力装置４はメモリ２とのデータ転送を行うため、ま
ずＣＰＵＩに対して割込信号を送信する。

割込信号は制御信号線上に乗せられインタフェース回路
′３を経てＣＰＵ　１へ送信される。ＣＰＵＩは入出力
装置Ｒ４からの割込要求を受付けると、デ−タ転送先（
メモリ２）のデータ転送開始アドレス及び終了アドレス
、そしてデータ転送量を確認したのち、データバスを介
してＤＭＡ制御回路７のレジスタにセットされる。ＤＭ
Ａ制御回路７はとわらのデータがセクトされると、制御
信号線上にＤＭＡ要求信号を乗せる。このＤＭＡ要求信
号がＣＰＵＩで受付けられるとＣＰＵ１はＤＭＡ制御回
路７に対してＤＭＡ確認信号（ＤＭＡ開始指示）を送出
する。

これにより、アドレスバス、データバスは入出力波ｅ４
とメモリ２と間で専有される。このようにしてメモリ２
と入出力装置４との間においてＤＭＡ制御回路７の制御
下で高速にデータ転送が実行される。

このようなりＭＡ制御方式を採用したデータ転送方式に
おいては、ＣＰＵ、１の制御を離れ、独立して入出力装
置４とメモリ２との間でデータ転送が行なわれるため、
ＣＰＵＩはデータ転送中に発生した障害を検知すること
ができない。

（Ｑ　発明が解決しようとす°る問題点そのため、通常
ＤＭＡ制御回路７にはデータ転送時間監視用の監視タイ
マを備えており、一定のデータ転送時間内にデータ転送
が終了しないことを検出することによってデータ転送中
に発生した障害を検出している。しかしながら、このよ
うな監視時間は常に一定であったためこの監視時間は最
大のデータ転送量に合わせて設定しなければならない。

したがってデータ転送量が少なくなると監視時間が長す
ぎて、障害を検出するのに無駄な時間がかかつてしまう
。

だのため、ＣＰＵＩＫよる復旧処理も遅くなり、データ
の処理効率を低下させてしまうという欠点があった。

本発明は、このような欠点を解決することを目的とする
ものである０ （６）発明を解決するだめの手段 そして本発明は、データ転送時間を監視する監視タイマ
と、プロセッサから指示されたデータ転送量によりデー
タ転送時間を設定する設定回路とを備え、該設定回路で
設定されたデータ転送時間を該監視タイマにプリセット
することによりデータ転送量に応じて該監視タイマの監
視時間を可変とすることにより、前述した問題を解決し
ている。

■　作用 そして、データ転送量に応じて監視タイマの設定値を変
化させることにより、少ないデータ転送量の時は短い時
間でデータ転送を監視し、多いデータ転送量の時は長い
時間でデータ転送を監視するようＫしている。

（ト）実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。第１図は本発明の一実施例構成を示すブロック図で
あり第２図のシステム構成図のうちのＤＭＡ制御回路７
の詳細図でおる。図において７０はＤＭＡ制御部、７１
はタイマ起動回路、７２はバイトカウントレジスタ、７
３はタイマ値設定回路、７４は０力ウント検出回路、７
５は一１減算回路、７６はタイマである。

以下第２図に示した入出力波ｆＲ４とメモリ２とのデー
タ転送について第１図、第３図を参照しつつ説明する。

ＣＰＵＩよりＤＭＡ制御回路７に対してデータ転送開始
アドレス、及びデータ転送バイト数がデータバスを経て
転送される。データ転送開始アドレスはＤＭＡ制御部７
０内のレジスタ（図示しない）Ｋセットされる。

そして、データ転送バイト数は、バイトカウントレジス
タ７２にセットされる。

バイトカウントレジスタ７２にセットされたデータ転送
バイト数はタイマー値設定回路７３に入力され、データ
転送バイト数に応じたタイマ値（データ転送監視時間）
を設定する。タイマ値設定回路７３で設定されたタイマ
値はタイマ７６にプリセットされる。

その後ＤＭＡ制御部７ｏは、ＣＰＵ１に対してＤＭＡ要
求信号を制御信号線上に乗せる。そしてＣＰＵＩがこの
Ｄ　Ｍ　Ａ要求信号に応答してＤＭＡ確認信号（ＤＭＡ
開始指示）を送出すると、このＤ　Ｍ　Ａ確認信号はＤ
ＭＡ制御部７ｏ及びタイマ起動回路７１に人力され、タ
イマ７６を起動する。

同時にＤＭＡ制御部７０はＤＭＡ確認信号を受信すると
、入出力装置４及びメモリ２に制御信号を送るとともに
、アドレスバス上にメモリ２のアドレスを乗せる。

このアドレスは入出力装置４からメモリ２へのデータ転
送が１バイト終了する毎に歩進される。

そしてそれとともにＤＭＡ制御部７０は１バイトのデー
タ転送が終了する毎に一■減算回路７５へ減算指示信号
を送出する。−１減算回路７５はバイトカウントレジス
タに格納されている転送バイト数を取り込み一１減算し
た後、再びバイトカウントレジスタ７２にセットする。

以上のようにして、デ−タ転送中 る場合には、バイトカウントレジスタ７２に格納されて
いる転送バイト数がＯになったことを０力ウント検出回
路７４が検出し、タイマ７６を停止させるとともにＤ　
Ｍ　Ａ　！ｔ制御部７０に信号を送出し、と力を受信し
たＤ　Ｍ　Ａ　Ｉ制御部７０はＣＰＵＩに対してデータ
転送の正常終了信号を送出する。

データ転送中に障害が発生した場合には、入出力装置４
とメモリ２とのデータ転送が正常に行なわれタイマ７６
にグリセットされた監視時間内にデータ転送が終了しな
い。このため、θカウント検出回路７４がバイトカウン
トレジスタ７２に格納されている転送バイト数がＯにな
ることを検出する前にタイマ７６がオーバフローを起こ
し、オーバーフロー信号をＣＰＵＩに対して送出する。

このオーバフロー信号をＣＰＵ　１が受信すると、ＤＭ
Ａ制御回路７、入出力装置４、メモリ２へ制御信号を送
出し、データ転送を中止させて、バス専有を解除する。

（０発明の効果 以上のように本発明によれば、監視タイマにプリセット
される監視時間がデータ転送量に応じて設定されるよう
に構成されているため、データ転送量が少ない場合には
、短い時間だけデータ転送監視を行いデータ転送量が多
い場合には長い時間だけデータ転送を監視するようにな
る。従って、従来のように常に一定時間で監視している
場合に比べ、特にデータ転送量が少ない場合にはいち早
く障害検出が可能になり、中央処理装置の対応もそれだ
け早くなる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図はンステム構成図、第３図はデータ転送の制御ンーケ
ンスを示す。 図において、７０はＤＭＡ制御部、７１はタイマ起動回
路、７２はバイトカウントレジスタ、７５はタイマ値設
定回路、７６は監視タイマである。

Claims (1)

【特許請求の範囲】
1. データ転送時間を監視する監視タイマと、プロセッサか
   ら指示されたデータ転送量によりデータ転送時間を設定
   する設定回路とを備え、該設定回路で設定されたデータ
   転送時間を該監視タイマにプリセットすることによりデ
   ータ転送量に応じて該監視タイマの監視時間を可変とす
   ることを特徴とするデータ転送方式。