JPH04363745A

JPH04363745A - Ｄｍａコントローラ

Info

Publication number: JPH04363745A
Application number: JP3113460A
Authority: JP
Inventors: Takashi Miyamori; 高宮森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-05-17
Filing date: 1991-05-17
Publication date: 1992-12-16
Also published as: US5404481A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は外部Ｉ／Ｏデバイスとメ
モリ間のデータ転送をプロセッサに代わって行なうＤＭ
Ａコントローラに関し、特に外部Ｉ／Ｏデバイスとメモ
リ間のデータ転送を１回のバスサイクルで行なう機能を
持つＤＭＡコントローラに関する。

【０００３】

【従来の技術】ＤＭＡコントローラは、ＤＭＡ転送要求
が外部或いは内部で発生するとプロセッサからバス制御
権を獲得し、プロセッサに代わってメモリとＩ／Ｏデバ
イスとのデータ転送を行なう。

【０００４】このデータ転送には、大きく分けて２つの
方法がある。１つはメモリに対するバスサイクルとＩ／
Ｏに対するバスサイクルを別々に行なう方法である。こ
の方法は、メモリに対するアドレスとＩ／Ｏに対するア
ドレスをそれぞれのメモリバスサイクルとＩ／Ｏバスサ
イクルで出力するのでデュアルアドレス転送と呼ばれる
。デュアルアドレス転送では、メモリとＩ／Ｏのデータ
転送のために一度データをＤＭＡコントローラの内部の
データレジスタへ格納する。

【０００５】もう一つの方法では、ＤＭＡコントローラ
はメモリに対するバスサイクルのみを行ない、データバ
ス上で直接メモリとＩ／Ｏ間のデータ転送を行なう。こ
の方法は、メモリに対するアドレスしかＤＭＡコントロ
ーラは出力しないので、シングルアドレス転送と呼ばれ
る。Ｉ／Ｏデバイスのアクセスはデータ転送期間にアク
ティブになるＤＭＡ転送応答信号でなされる。シングル
アドレス転送のシステムを図２４に示す。

【０００６】図２４では、メモリ１２０のポートサイズ
とＩ／Ｏデバイス１１４のポートサイズが異なる場合を
示している。メモリ１２０のポートサイズが２バイトで
あり、上位バイトメモリ１１２がデータバスの上位に、
下位バイトメモリ１１３がデータバスの下位に接続され
ている。１６ビットのデータバスを持つプロセッサシス
テムに１バイトポートサイズのＩ／Ｏデバイスを使用す
る場合がこの例に当たる。Ｉ／Ｏデバイス１１４のポー
トサイズは１バイトであり、下位データバスに接続され
ている。ＤＭＡコントローラ１１１はＤＭＡ転送要求が
発生すると、バス権要求をアクティブにしてプロセッサ
１１０へバス権を要求する。プロセッサ１１０がバス権
応答信号をアクティブにしてバス権をＤＭＡコントロー
ラ１１１へ開放するとＤＭＡコントローラ１１１はＤＭ
Ａ転送を開始する。

【０００７】シングルアドレス転送でメモリ１２０から
Ｉ／Ｏデバイス１１４へデータを転送する場合を説明す
る。ＤＭＡコントローラ１１１はメモリ１２０からデー
タを読み出すバスサイクル（メモリリードサイクル）を
実行する。このため、ＤＭＡコントローラ１１１は、ア
ドレスバスにアクセスするメモリ１２０のアドレスを出
力し、メモリ読み出しのための制御信号をコントロール
バスに出力する。このバスサイクル中に、Ｉ／Ｏデバイ
ス１１４に対してはＤＭＡ転送応答信号をアクティブに
する。Ｉ／Ｏデバイス１１４のポートサイズが１バイト
であるため、ＤＭＡコントローラ１１１の行なうバスサ
イクルもバイトサイズのアクセスとなる。上位バイトに
対するメモリリードサイクルでは、上位バイトメモリ１
１２はデータをデータバスの上位バイトへ出力する。図
２４の場合では、Ｉ／Ｏデバイス１１４はデータバスの
下位バイトに接続されているので、ＤＭＡコントローラ
１１１はバス切替信号をアクティブにし、バス切替装置
１１５によりデータバスの上位バイトとデータバスの下
位バイトが接続されるようにする。これにより、上位バ
イトメモリ１１２の出力データがデータバスの下位バイ
トへ出力できる。Ｉ／Ｏデバイス１１４はこのメモリリ
ードサイクル中にＤＭＡ転送応答信号とコントロール信
号を使用してデータバスの下位バイトのデータを読み込
む。

【０００８】本従来例のように、シングルアドレス転送
でメモリ１２０のポートサイズとＩ／Ｏデバイス１１４
のポートサイズが異なる場合は、外部にバス切替装置１
１５が必要となり、更にＤＭＡコントローラ１１１は、
バス切り替えのための信号を出力する必要がある。この
ような従来例に該当するものとしては、特公昭５８−４
６７２７、特公平１−２０７８１がある。

【０００９】特公昭５８−４６７２７では、バス切替信
号として、ＤＭＡデータ転送のサイズが１バイトである
か２バイトであるかを示す信号と、転送が１バイトサイ
ズの時に上位バイトの転送か下位バイトの転送かを示す
信号を備えている。この場合、１バイトのＩ／Ｏデバイ
スは下位バイトに接続しなければならないことになる。また、特公平１−２０７８１では、バス切替信号として
ＤＭＡデータ転送のサイズが１バイトで上位バイトの転
送の時アクティブになる信号を備えている。

【００１０】

【発明が解決しようとする課題】以上のように、従来の
シングルアドレス転送の方法では、外部に切替装置が必
要となり、更にＤＭＡコントローラはバス切り替えのた
めの信号を出力しなければならなかった。また、バス切
替信号によりＩ／Ｏデバイスの接続位置が固定される場
合もあり、マイクロプロセッサのシステム構成に制約が
できてしまう。更に、データバスの幅が３２ビット（４
バイト）、６４ビット（８バイト）と広くなったシステ
ムでは、１バイト、２バイト、４バイト等の異なるポー
トサイズのＩ／Ｏデバイスが混載されることが考えられ
、このような状況では更に多くのバス切替信号とバス切
替装置が必要となり、システムの構築が困難となるとい
う欠点があった。

【００１１】本発明は、上記問題点を解決するもので、
その目的は、シングルアドレス転送において、メモリと
Ｉ／Ｏデバイス間の転送で必要なバス切り替えをＤＭＡ
コントローラ自身で行なうことにより従来必要であった
外部のバス切替装置やＤＭＡのバス切替信号を不要とし
、結果としてマイクロプロセッサシステムの構築の容易
なＤＭＡコントローラを提供することである。

【００１２】［発明の構成］

【００１３】

【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、複数のデータバス信号群か
らなるデータバス上でのＤＭＡ転送を制御するＤＭＡコ
ントローラにおいて、図１に示す如く、バスサイクル実
行時に、あるデータバス信号を別のデータバス信号と接
続するバス切替手段１を具備することである。

【００１４】また、本発明の第２の特徴は、複数のバイ
ト単位のデータバス信号群からなるデータバス上でのＤ
ＭＡ転送を制御するＤＭＡコントローラにおいて、図１
に示す如く、あるデータバス信号のデータバス上のバイ
ト単位での位置を示す第１のアドレス手段３と、前記第
１のアドレス手段３の内容が転送元のアドレスか或いは
転送先のアドレスかを示す方向指示手段５と、アクセス
するサイズを示すサイズ指示手段６と、前記第１のアド
レス手段３、方向指示手段５、及びサイズ指示手段６の
内容によりあるデータバス信号を別のデータバス信号と
接続するように指示するバス切替信号を生成するバス切
替信号発生手段２と、前記バス切替信号によってあるデ
ータバス信号を別のデータバス信号と接続するバス切替
手段１とを具備することである。

【００１５】更に、本発明の第３の特徴は、複数のバイ
ト単位のデータバス信号群からなるデータバス上でのＤ
ＭＡ転送を制御するＤＭＡコントローラにおいて、図１
に示す如く、あるデータバス信号のデータバス上のバイ
ト単位での位置を示す第１のアドレス手段３と、別のデ
ータバス信号のデータバス上のバイト単位での位置を示
す第２のアドレス手段４と、前記第１のアドレス手段３
及び第２のアドレス手段４の内何れの内容が転送元のア
ドレス或いは転送先のアドレスであるかを示す方向指示
手段５と、アクセスするサイズを示すサイズ指示手段６
と、前記第１のアドレス手段３、第２のアドレス手段４
、方向指示手段５、及びサイズ指示手段６の内容により
あるデータバス信号を別のデータバス信号と接続するよ
うに指示するバス切替信号を生成するバス切替信号発生
手段２と、前記バス切替信号によってあるデータバス信
号を別のデータバス信号と接続するバス切替手段１とを
具備することである。

【００１６】

【作用】本発明の第１の特徴のＤＭＡコントローラでは
、複数のデータバス信号群からなるデータバス上でのＤ
ＭＡ転送を制御する場合、バスサイクル実行時に、バス
切替手段が、あるデータバス信号を別のデータバス信号
と接続する。

【００１７】また、本発明の第２、第３の特徴のＤＭＡ
コントローラでは、複数のバイト単位のデータバス信号
群からなるデータバス上でのＤＭＡ転送を制御する場合
、第１のアドレス手段３が示すあるデータバス信号のデ
ータバス上のバイト単位での位置と、第２のアドレス手
段４が示す別のデータバス信号のデータバス上のバイト
単位での位置と、方向指示手段５が示す第１のアドレス
手段３及び第２のアドレス手段４のアドレスの所在と、
サイズ指示手段６が示すアクセスサイズとによりあるデ
ータバス信号を別のデータバス信号と接続するように指
示するバス切替信号をバス切替信号発生手段２において
生成し、このバス切替信号によって、バス切替手段１が
あるデータバス信号を別のデータバス信号と接続する。

【００１８】これにより、シングルアドレス転送モード
で、アクセスされたアドレスに対応したメモリが接続さ
れたデータバス信号とＩ／Ｏデバイスが接続したデータ
バス信号が異なる場合にも、これらデータバス信号間を
接続するようバス切替信号発生手段２がバス切替手段１
を制御するので、従来必要であったＤＭＡコントローラ
外部のバス切替装置やＤＭＡのバス切替信号を不要とし
、結果としてシステムの構築が容易に実現できる。

【００１９】また、第１のアドレス手段３及び第２のア
ドレス手段４でＩ／Ｏデバイスの接続位置を、サイズ指
示手段６でＩ／Ｏデバイスのポートサイズを指定するよ
うにしているので、Ｉ／Ｏデバイスの接続が従来のよう
に限定されることなく、より柔軟にシステムを構築でき
る。

【００２０】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００２１】図２に本発明の第１の実施例に係るＤＭＡ
コントローラの構成図を示す。

【００２２】図２において、ＤＭＡコントローラ２０は
、ＤＭＡ制御回路２１、バス切替信号生成回路２２、バ
ス切替回路２３、減算器２４、加算器２５を備えている
。また、本実施例は、２チャネルのＤＭＡ転送を制御す
る場合を示しており、内部レジスタとして、動作定義レ
ジスタＯＤＲ０及びＯＤＲ１、メモリアドレスレジスタ
ＭＡＲ０及びＭＡＲ１、デバイスアドレスレジスタＤＡ
Ｒ０及びＤＡＲ１、バイトカウントレジスタＢＣＲ０及
びＢＣＲ１をそれぞれのチャネル毎に持っている。これ
らの内部レジスタは、プロセッサによりリード、ライト
可能である。

【００２３】また、ＤＭＡコントローラ２０は、以下の
外部信号を備えている。

【００２４】ＤＭＡ転送要求信号ＤＲＥＱ０＃は第１の
外部Ｉ／Ｏデバイスからの、またＤＭＡ転送要求信号Ｄ
ＲＥＱ１＃は第２の外部Ｉ／ＯデバイスからのＤＭＡ転
送要求のための信号である。それぞれの外部Ｉ／Ｏデバ
イスはＤＭＡ転送をＤＭＡコントローラ２０へ要求する
時にこの信号をアクティブにする。

【００２５】ＤＭＡ転送応答信号ＤＡＣＫ０＃は第１の
外部Ｉ／Ｏデバイスからの、またＤＭＡ転送応答信号Ｄ
ＡＣＫ１＃は第２の外部Ｉ／Ｏデバイスからの転送要求
に応答してＤＭＡ転送が行なわれていることを示す信号
である。シングルアドレス転送ではこの信号によりそれ
ぞれの外部Ｉ／Ｏデバイスがアクセスされる。

【００２６】バス権要求信号ＢＲＥＱ＃は、プロセッサ
へバス権を要求するための信号である。また、バス権応
答信号ＢＡＣＫ＃は、バス権要求信号ＢＲＥＱ＃による
バス権の要求の応答信号である。この信号がアクティブ
になると、ＤＭＡコントローラ２０はバスマスタとなり
、ＤＭＡ転送サイクルを実行する。

【００２７】アドレスバス信号Ａ００〜２９は、ＤＭＡ
転送でアクセスするアドレスの上位３０ビットを示す。また、バイトコントロール信号ＢＣ０＃〜ＢＣ３＃は、
データバス信号Ｄ００〜３１の内有効なバイトを示す信
号である。本実施例ではデータバス信号Ｄ００〜３１の
幅は３２ビット（４バイト）であるので、バイトコント
ロール信号はＢＣ０＃からＢＣ３＃までの４つが用意さ
れている。バイトコントロール信号ＢＣ０＃はデータバ
ス信号Ｄ００〜Ｄ０７、ＢＣ１＃はＤ０８〜Ｄ１５、Ｂ
Ｃ２＃はＤ１６〜Ｄ２３、ＢＣ３＃はＤ２４〜Ｄ３１が
有効であることをそれぞれ示している。尚、アドレスバ
ス信号Ａ００〜Ａ２９及びバイトコントロール信号ＢＣ
０＃〜ＢＣ３＃は、アドレスバスに接続される。

【００２８】データバス信号Ｄ００〜Ｄ３１は、メモリ
やＩ／Ｏデバイスとデータをやり取りするための信号で
ある。この信号はデータバスに接続される。

【００２９】バススタート信号ＢＳ＃は、バスサイクル
の開始を示す信号である。バスサイクルの最初の１クロ
ック間だけアクティブになる。

【００３０】データストローブ信号ＤＳ＃は、データの
有効／無効を示す信号である。バスサイクルの開始の次
のクロックからバスサイクルの終了までアクティブにな
る。

【００３１】リードライト信号Ｒ／Ｗ＃は、バスサイク
ルがリードバスサイクルであるか、ライトバスサイクル
であるかを示す信号である。リードバスサイクルの時は
１（ハイレベル）、ライトバスサイクルの時は０（ロー
レベル）である。

【００３２】データ転送終了信号ＤＣ＃は、バスサイク
ルの終了を示す信号である。バスサイクルでアクセスさ
れたメモリやＩ／Ｏデバイス等の外部回路によりアクテ
ィブにされると、ＤＭＡコントローラ２０はバスサイク
ルを終了する。

【００３３】チップセレクト信号ＣＳ＃は、プロセッサ
からＤＭＡコントローラ２０の内部レジスタをアクセス
するときに外部よりアクティブにされる信号である。こ
の時アドレスバス信号Ａ００〜Ａ２９の一部、バイトコ
ントロール信号ＢＣ０＃〜ＢＣ３＃、及びリードライト
信号Ｒ／Ｗ＃は入力となる。

【００３４】次に、ＤＭＡコントローラ２０の内部レジ
スタについて説明する。内部レジスタの構成図を図３に
示す。

【００３５】動作定義レジスタＯＤＲｎ（ｎ＝０，１）
は、ＤＭＡ転送の動作を規定する。ＥＸビットはチャネ
ルｎが動作中であるかどうかを示す。１の時は動作中で
あり、外部Ｉ／ＯデバイスからＤＭＡ転送要求信号ＤＲ
ＥＱ＃がアクティブにされるとＤＭＡ転送を行なう。０
の時はＤＭＡ転送は行なわない。ＳＮＧビットは、１の
時シングルアドレス転送での動作、０の時デュアルアド
レス転送での動作を指定するビットである。図２の第１
の実施例では、シングルアドレス転送しか行なわないの
で、このビットは１に固定される。ＤＩＲビットは、転
送の方向を示す。ＤＩＲビットが０の時はメモリからＩ
／Ｏデバイスへの転送、１の時はＩ／Ｏからメモリへの
転送を行なう。ＳＩＺビットは、Ｉ／Ｏデバイスのサイ
ズを指定するビットである。ＳＩＺビットが００の時は
Ｉ／Ｏデバイスのサイズが１バイト、０１の時は２バイ
ト、１０の時は４バイトであることを示す。１１の時は
動作を保証しないものとする。

【００３６】メモリアドレスレジスタＭＡＲｎ（ｎ＝０
，１）は、ＤＭＡ転送でアクセスされるメモリのアドレ
スを格納する。デュアルアドレス転送のメモリアクセス
サイクルと、シングルアドレス転送のバスサイクル中に
アドレスバス信号Ａ００〜Ａ２９に上位３０ビットの値
が出力される。メモリアドレスレジスタＭＡＲｎの値は
、ＤＭＡ転送が行なわれる度に転送したバイト数分だけ
増加する。

【００３７】デバイスアドレスレジスタＤＡＲｎ（ｎ＝
０，１）は、ＤＭＡ転送でアクセスされるデバイスのア
ドレスを格納する。デュアルアドレス転送のＩ／Ｏアク
セスサイクルでアドレスバス信号Ａ００〜Ａ２９に上位
３０ビットが出力される。シングルアドレス転送ではア
ドレスバス信号Ａ００〜Ａ２９にＩ／Ｏデバイスのアド
レスが出力されることはないので、デバイスアドレスレ
ジスタＤＡＲｎの上位３０ビットは意味がない。デバイ
スアドレスレジスタＤＡＲｎの下位２ビットと動作定義
レジスタＯＤＲｎのＳＩＺビットによりＩ／Ｏデバイス
がデータバスのどの位置に接続されるかを設定すること
ができる。ＳＩＺビットが００でＩ／Ｏデバイスのポー
トサイズが１バイトの場合には、デバイスアドレスレジ
スタＤＡＲｎの下位２ビットが００の時はデータバス信
号のうちＤ００〜Ｄ０７に、０１の時はＤ０８〜Ｄ１５
に、１０の時はＤ１６〜Ｄ２３に、１１の時はＤ２４〜
Ｄ３１に接続される。また、ＳＩＺビットが０１でＩ／
Ｏデバイスのポートサイズが２バイトの場合には、デバ
イスアドレスレジスタＤＡＲｎの下位２ビットが００の
時はデータバス信号のうちＤ００〜Ｄ１５に、１０の時
はＤ１６〜Ｄ２３に接続される。ここで、Ｉ／Ｏデバイ
スが２バイト境界を跨ぐ場合を禁止するので、デバイス
アドレスレジスタＤＡＲｎの下位２ビットが０１と１１
の設定の動作は不定とする。更に、ＳＩＺビットが１０
でＩ／Ｏデバイスのポートサイズが４バイトの場合には
、デバイスアドレスレジスタＤＡＲｎの下位２ビットと
して００のみが設定でき、Ｉ／ＯデバイスはＤ００〜Ｄ
３１に接続される。ここで、デバイスアドレスレジスタ
ＤＡＲｎの下位２ビットに００以外を設定したときは動
作を保証しないものとする。

【００３８】バイトカウントレジスタＢＣＲｎ（ｎ＝０
，１）は、ＤＭＡ転送するデータのバイト数を示す。ＤＭＡ転送を行なう度に転送したバイト数だけ減少し、
０になるとＤＭＡ転送を終了する。

【００３９】次に各構成要素の説明を行なう。

【００４０】ＤＭＡ制御回路２１は、ＤＭＡ転送の制御
を行なう。データバス信号を除く外部信号により外部の
プロセッサ、Ｉ／Ｏデバイス、及びメモリと接続されて
いる。これにより、プロセッサとのバス権要求信号ＢＲ
ＥＱ＃とバス権応答信号ＢＡＣＫ＃によるバス権のやり
取り、及びＩ／ＯデバイスからＤＭＡ転送要求信号ＤＲ
ＥＱｎ＃により要求されたＤＭＡ転送のバスサイクルの
実行を制御する。内部動作の制御のため各内部レジスタ
と接続されている。ＤＭＡ転送によるメモリアドレスレ
ジスタＭＡＲｎ及びバイトカウントレジスタＢＣＲｎの
値の更新のためにそれぞれ付属している加算器２５及び
減算器２４と接続されている。また、シングルアドレス
転送でアクティブになる有効信号ｅｎａｂｌｅによって
バス切替信号生成回路２２と接続されている。

【００４１】バス切替回路２３は、バス切替信号生成回
路２２からの信号によりデータバス信号Ｄ００〜Ｄ３１
の切り替えを行なう。図４にその詳細の構成図を示す。ゲートＧ０１はデータバス信号Ｄ００〜Ｄ０７からの信
号をデータバス信号Ｄ０８〜Ｄ１５へ出力するためのゲ
ートである。バス切り替え信号発生回路２２からのバス
切替信号Ｓ０１がアクティブの時にゲートＧ０１が導通
状態になる。同様に、Ｇ０２はＤ００〜Ｄ０７からＤ１
６〜Ｄ２３、Ｇ０３はＤ００〜Ｄ０７からＤ２４〜Ｄ３
１、Ｇ１０はＤ０８〜Ｄ１５からＤ００〜Ｄ０７、Ｇ１
２はＤ０８〜Ｄ１５からＤ１６〜Ｄ２３、Ｇ１３はＤ０
８〜Ｄ１５からＤ２４〜Ｄ３１、Ｇ２０はＤ１６〜Ｄ２
３からＤ００〜Ｄ０７、Ｇ２１はＤ１６〜Ｄ２３からＤ
０８〜Ｄ１５、Ｇ２３はＤ１６〜Ｄ２３からＤ２４〜Ｄ
３１、Ｇ３０はＤ２４〜Ｄ３１からＤ００〜Ｄ０７、Ｇ
３１はＤ２４〜Ｄ３１からＤ０８〜Ｄ１５、Ｇ３２はＤ
２４〜Ｄ３１からＤ１６〜Ｄ２３へそれぞれ接続するた
めのゲートである。また、信号Ｓ０２，Ｓ０３，Ｓ１０
，Ｓ１２，Ｓ１３，Ｓ２０，Ｓ２１，Ｓ２３，Ｓ３０，
Ｓ３１，Ｓ３２は、それぞれ対応するゲートを導通状態
にするバス切替信号である。

【００４２】バス切替信号生成回路２３は、上述のバス
切替回路２３のゲート群に対するバス切替信号Ｓ××を
生成する。図５にバス切替信号生成回路２２のインタフ
ェース信号を示す。ＤＭＡ制御回路２１からの有効信号
ｅｎａｂｌｅ、メモリアドレスレジスタＭＡＲｎの下位
２ビットであるＭＡＲ［３０：３１］、動作定義レジス
タＯＤＲｎの中からＤＩＲビット及びＳＩＺビットの出
力、並びにデバイスアドレスレジスタＤＡＲＮの下位２
ビットであるＤＡＲ［３０：３１］を入力する。これら
の入力値に従って、バス切替回路２３のゲート群へのバ
ス切替信号を出力する。

【００４３】その条件を図６及び図７に示す。図６（ａ
）はＤＩＲビットが０（メモリからＩ／Ｏデバイスへの
転送）でＳＩＺビットが００（Ｉ／Ｏデバイスのポート
サイズが１バイト）である時のアクティブにすべきバス
切替信号Ｓ××を示している。例えば、ＤＡＲ［３０：
３１］が０１で、ＭＡＲ［３０：３１］が１０の時は、
バス切替信号Ｓ２１がアクティブになることを示してい
る。この場合の動作を説明すると、メモリからＩ／Ｏデ
バイスへのデータ転送であり、メモリのリードバスサイ
クルが行なわれる。即ち、ＭＡＲ［３０：３１］が１０
であるので読み出しはデータバスのＤ１６〜Ｄ２３から
行なわれる。一方、ＤＡＲ［３０：３１］は０１なので
、Ｉ／ＯデバイスはＤ０８〜Ｄ１５に接続されている。シングルアドレス転送モードではこのリードバスサイク
ルでＩ／Ｏデバイスへの書き込みも行なうため、データ
バス信号Ｄ１６〜Ｄ２３の値をデータバス信号Ｄ０８〜
Ｄ１５へ出力しなければならない。そこで、バス切替信
号Ｓ２１をアクティブにしてバス切替回路２３内のゲー
トＧ２１を導通させる。

【００４４】同様に、図６（ｂ）は、ＤＩＲビットが１
（Ｉ／Ｏデバイスからメモリへの転送）でＳＩＺビット
が００（Ｉ／Ｏデバイスのポートサイズが１バイト）で
ある時のアクティブにすべきバス切替信号Ｓ××を示し
ている。また、図７（ａ）は、ＤＩＲビットが０（メモ
リからＩ／Ｏデバイスへの転送）でＳＩＺビットが０１
（Ｉ／Ｏデバイスのポートサイズが２バイト）である時
の、更に図７（ｂ）はＤＩＲビットが１（Ｉ／Ｏデバイ
スからメモリへの転送）でＳＩＺビットが０１（Ｉ／Ｏ
デバイスのポートサイズが２バイト）である時のアクテ
ィブにすべきバス切替信号Ｓ××を示している。これら
の出力信号は有効信号ｅｎａｂｌｅがアクティブ（１）
の時にアクティブになる。また、ＳＩＺビットが１０で
Ｉ／Ｏデバイスのポートサイズが４バイトの時は出力は
アクティブにはならない。

【００４５】バス切替信号生成回路２２は、上記の論理
を実現するようなＡＮＤ、ＯＲ、ＮＯＴ等の組み合わせ
回路で構成される。このほか、上記の論理を実現できる
のであればＰＬＡ、ＲＯＭ等によって構成しても構わな
い。

【００４６】次に、本実施例のＤＭＡコントローラ２０
を用いたマイクロプロセッサシステムを示す。図８は、
ＤＭＡコントローラ２０と、データバスＤ１６〜Ｄ２３
に接続される８ビットのＩ／Ｏデバイス３６を備えるシ
ステムの構成図を示している。

【００４７】先ず、プロセッサ３０によりＤＭＡコント
ローラ２０の内部レジスタを初期設定する。メモリアド
レスレジスタＭＡＲｎには転送する領域のバイト数を設
定する。デバイスアドレスレジスタＤＡＲｎにはＩ／Ｏ
デバイス３６の接続されているアドレスを設定するが、
この場合はデータバス信号Ｄ１６〜Ｄ２３に接続されて
いるので、下位２ビットに１０を設定する。上位３０ビ
ットはドントケアである。最後に、動作定義レジスタＯ
ＤＲｎのＥＸビットを１にして動作開始を設定し、ＳＮ
Ｇビットを１にしてシングルアドレス転送とし、ＤＩＲ
ビットを０にしてメモリ３１からＩ／Ｏデバイス３６へ
の転送とし、ＳＩＺビットを００にしてＩ／Ｏデバイス
３６のポートサイズを１バイトに設定する。

【００４８】Ｉ／Ｏデバイス３６がＤＭＡ転送要求信号
ＤＲＥＱｎ＃をアクティブにすると、ＤＭＡコントロー
ラ２０はバス権要求信号ＢＲＥＱ＃をアクティブにして
、プロセッサ３０へバス権を要求する。プロセッサ３０
がバス権を開放してバス権応答信号ＢＡＣＫ＃をアクテ
ィブにすると、ＤＭＡコントローラ２０はメモリ３１と
Ｉ／Ｏデバイス３６間のデータ転送を開始する。

【００４９】図９を用いて、この時の動作を説明する。

【００５０】第１のバスサイクル（図中■で示す経路を
辿る）は、アドレス４ｎ＋０から１バイトサイズでのメ
モリリードとなる。アドレスバスＡ００〜Ａ２９にはメ
モリアドレスレジスタＭＡＲｎにあるアドレスの上位３
０ビットが出力され、バイトコントロール信号ＢＣ０＃
〜ＢＣ３＃は０１１１となる。図９の例では、メモリ３
１よりデータＡがデータバス信号Ｄ００〜Ｄ０７上に出
力される。ＤＭＡコントローラ２０では、バス切替信号
Ｓ０２がアクティブになっているので、ゲートＧ０２が
導通状態となり、データＡをデータバス信号Ｄ００〜Ｄ
０７から入力してバス切替回路２３を介してデータバス
信号Ｄ１６〜Ｄ２３へ出力する。Ｉ／Ｏデバイス３６は
データバス信号Ｄ１６〜Ｄ２３よりデータＡを読み込む
。内部レジスタの中で、バイトコントロールレジスタＢ
ＣＲｎの値は転送した１バイト分だけ減少し、またメモ
リアドレスレジスタＭＡＲｎの値は１だけ増加する。

【００５１】第２のバスサイクル（図中■で示す経路を
辿る）は、アドレス４ｎ＋１から１バイトサイズでのメ
モリリードとなる。アドレスバスＡ００〜Ａ２９の出力
は第１のバスサイクルと変わらないが、バイトコントロ
ール信号ＢＣ０＃〜ＢＣ３＃は１０１１となる。図９の
例では、メモリ３１よりデータＢがデータバス信号Ｄ０
８〜Ｄ１５上に出力される。ＤＭＡコントローラ２０で
は、バス切替信号Ｓ１２がアクティブになっているので
、ゲートＧ１２が導通状態となり、データＢをデータバ
ス信号Ｄ０８〜Ｄ１５から入力してバス切替回路２３を
介してデータバス信号Ｄ１６〜Ｄ２３へ出力する。Ｉ／
Ｏデバイス３６はデータバス信号Ｄ１６〜Ｄ２３よりデ
ータＢを読み込む。内部レジスタの中で、バイトコント
ロールレジスタＢＣＲｎの値は転送した１バイト分だけ
減少し、またメモリアドレスレジスタＭＡＲｎの値は１
だけ増加する。

【００５２】第３のバスサイクル（図中■で示す経路を
辿る）は、アドレス４ｎ＋２から１バイトサイズでのメ
モリリードとなる。アドレスバスＡ００〜Ａ２９の出力
は第１のバスサイクルと変わらず、バイトコントロール
信号ＢＣ０＃〜ＢＣ３＃は１１０１となる。図９の例で
は、メモリ３１よりデータＣがデータバス信号Ｄ１６〜
Ｄ２３上に出力される。この出力を直接Ｉ／Ｏデバイス
３６が読み込む。従って、ＤＭＡコントローラ２０では
、バス切替信号でアクティブとなるものはない。内部レ
ジスタの中で、バイトコントロールレジスタＢＣＲｎの
値は転送した１バイト分だけ減少し、またメモリアドレ
スレジスタＭＡＲｎの値は１だけ増加する。

【００５３】第４のバスサイクル（図中■で示す経路を
辿る）は、アドレス４ｎ＋３から１バイトサイズでのメ
モリリードとなる。アドレスバスＡ００〜Ａ２９の出力
は第１のバスサイクルと変わらないが、バイトコントロ
ール信号ＢＣ０＃〜ＢＣ３＃は１１１０となる。図９の
例では、メモリ３１よりデータＤがデータバス信号Ｄ２
４〜Ｄ３１上に出力される。ＤＭＡコントローラ２０で
は、バス切替信号Ｓ３２がアクティブになっているので
、ゲートＧ３２が導通状態となり、データＤをデータバ
ス信号Ｄ２４〜Ｄ３１から入力してバス切替回路２３を
介してデータバス信号Ｄ１６〜Ｄ２３へ出力する。Ｉ／
Ｏデバイス３６はデータバス信号Ｄ１６〜Ｄ２３よりデ
ータＤを読み込む。内部レジスタの中で、バイトコント
ロールレジスタＢＣＲｎの値は転送した１バイト分だけ
減少し、またメモリアドレスレジスタＭＡＲｎの値は１
だけ増加する。

【００５４】ＤＭＡコントローラ２０は、以上の第１か
ら第４のバスサイクルの動作をバイトカウントレジスタ
ＢＣＲｎに設定したバイト数だけ転送するまで繰り返す
。

【００５５】第１から第４のバスサイクルでの各信号出
力を図１０にまとめる。図１０のデータバス信号Ｄ００
〜Ｄ３１の表記で、括弧（）内はＤＭＡコントローラ２
０からの出力を表している。

【００５６】また、例として第４のバスサイクルのバス
タイミングを図１１に示す。ＤＭＡコントローラ２０は
アドレスバス信号Ａ００〜Ａ２９にメモリアドレスの上
位３０ビットである４ｎを出力する。アドレスが４ｎ＋
３であり、ＳＩＺビットにより１バイトアクセスが指定
されているので、バイトコントロール信号のうちＢＣ３
＃のみを０（ローレベル）にする。また開始の１クロッ
ク間だけバススタート信号ＢＳ＃をアクティブにし、メ
モリ３１からＩ／Ｏデバイス３６への転送であるので、
リードライト信号Ｒ／Ｗ＃を１（ハイレベル）にする。バスサイクルの開始から２分の１クロック遅れてＤＭＡ
応答信号ＤＡＣＫｎ＃がアクティブ（０）になる。次の
クロックからＤＭＡコントローラ２０の内部信号Ｓ３２
がアクティブ（１）になり、ＤＭＡコントローラ２０は
データバス信号Ｄ２４〜Ｄ３１の入力をデータバス信号
Ｄ１６〜Ｄ２３へ出力する。メモリ２＃３４からデータ
バス信号Ｄ２４〜Ｄ３１に出力されたデータは、ＤＭＡ
コントローラ２０からデータバス信号Ｄ１６〜Ｄ２３へ
出力されるので、Ｉ／Ｏデバイス３６はこの出力を適当
なタイミングで入力する。ＤＭＡコントローラ２０は外
部からデータ転送終了信号ＤＣ＃をアクティブにされる
と、ＤＭＡ転送応答信号ＤＡＣＫｎ＃とデータストロー
ブ信号ＤＳ＃をインアクティブにしてバスサイクルを終
了する。内部レジスタのバイトコントロールレジスタＢ
ＣＲｎの値は転送した１バイト分だけ減少し、またメモ
リアドレスレジスタＭＡＲｎの値は１だけ増加する。

【００５７】Ｉ／Ｏデバイス３６からメモリ３１への転
送の場合は、メモリライトサイクルが実行され、Ｉ／Ｏ
デバイス３６からデータバス信号Ｄ１６〜Ｄ２３へ出力
されたデータをＤＭＡコントローラ２０がアクセスされ
るメモリの位置へ出力される。メモリはこのデータを読
み込み、ライト動作を完了する。

【００５８】本実施例では、８ビットのＩ／Ｏデバイス
３６をデータバス信号Ｄ１６〜Ｄ２３に接続したが、デ
ータバス信号Ｄ００〜Ｄ０７、Ｄ０８〜Ｄ１５、Ｄ２４
〜Ｄ３１に接続してもよい。この場合、それぞれデバイ
スアドレスレジスタＤＡＲｎの下位２ビットを００、０
１、１１に設定する。また、１６ビットのＩ／Ｏデバイ
スの場合にも、デバイスアドレスレジスタＤＡＲｎの下
位２ビットを００にしてデータバス信号Ｄ００〜Ｄ１５
に接続するか、１０にしてデータバス信号Ｄ１６〜Ｄ３
１に接続することが可能である。Ｉ／Ｏデバイスのポー
トサイズについては、動作定義レジスタＯＤＲｎのＳＩ
Ｚビットに００（１バイト）、０１（２バイト）、１０
（４バイト）の何れかを指定することができる。

【００５９】次に、本発明の第２の実施例を説明する。図１２は、本発明の第２の実施例に係るＤＭＡコントロ
ーラの構成図である。本実施例のＤＭＡコントローラ４
０はデュアルアドレス転送を含めた回路構成となってい
る。基本的な構成は第１の実施例のＤＭＡコントローラ
２０と同等である。

【００６０】デュアルアドレス転送では、メモリバスサ
イクルとＩ／Ｏバスサイクルを行なう。Ｉ／Ｏバスサイ
クルではＩ／Ｏアドレスを出力するので、バスサイクル
の種類によりメモリアドレスレジスタＭＡＲｎ、デバイ
スアドレスレジスタＤＡＲｎ、の何れかがＤＭＡ制御回
路に入力されるようにセレクタ４７で制御されている。

【００６１】デュアルアドレス転送では、メモリアドレ
スレジスタＭＡＲｎとバイトカウントアドレスレジスタ
ＢＣＲｎの値は、Ｉ／Ｏデバイスのアクセスが行なわれ
た時点でそのサイズ分だけ更新される。

【００６２】デュアルアドレス転送では、メモリとＩ／
Ｏデバイス間のデータ転送を内部のデータレジスタ４６
を介して行なう。データレジスタ４６は４バイトの大き
さであり、メモリとのデータ転送は１回に４バイトのサ
イズで行なわれる。データレジスタ４６は１バイト単位
、２バイト単位での読み出し及び書き込みも可能である
。メモリから１バイトのポートサイズのＩ／Ｏデバイス
へデュアルアドレス転送でＤＭＡデータ転送を行なう時
は、４バイト幅でメモリからデータをデータレジスタ４
６に読み込み、１バイト単位で４回Ｉ／Ｏデバイスへ書
き込む。

【００６３】データレジスタ４６は、内部データバス信
号ｄ００〜ｄ３１を介してバス切替回路４３と接続され
ている。データレジスタ４６の内、内部データバス信号
ｄ００〜ｄ０７に接続された１バイト分はメモリアドレ
スの４ｎ＋０のデータを格納する。同様に、内部データ
バス信号ｄ０８〜ｄ１５に接続された１バイト分はメモ
リアドレス４ｎ＋１のデータを、内部データバス信号ｄ
１６〜ｄ２３に接続された１バイト分はメモリアドレス
４ｎ＋２のデータを、内部データバス信号ｄ２４〜ｄ３
１に接続された１バイト分はメモリアドレス４ｎ＋３の
データをそれぞれ格納する。

【００６４】バス切替回路４３は、バス切替信号発生回
路４２の出力により、デュアルアドレス転送では内部デ
ータバス信号ｄ００〜ｄ３１と外部データバス信号Ｄ０
０〜Ｄ３１の切り替えを、またシングルアドレス転送で
は外部データバス信号Ｄ００〜Ｄ３１の切り替えを行な
う。図１３にバス切替回路４３の詳細回路図を示す。第
１の実施例のＤＭＡコントローラ２０のバス切替回路２
３に、外部データバス信号Ｄ００〜Ｄ３１と内部データ
バス信号ｄ００〜ｄ３１を接続するためのゲートＧ００
Ｒ、Ｇ００Ｗ、Ｇ１１Ｒ、Ｇ１１Ｗ、Ｇ２２Ｒ、Ｇ２２
Ｗ、Ｇ３３Ｒ、Ｇ３３Ｗがあり、これはバス切替信号発
生回路４２の出力であるバス切替信号Ｓ００Ｒ、Ｓ００
Ｗ、Ｓ１１Ｒ、Ｓ１１Ｗ、Ｓ２２Ｒ、Ｓ２２Ｗ、Ｓ３３
Ｒ、Ｓ３３Ｗにより制御される。

【００６５】バス切替信号生成回路４２は、バス切替回
路４３のゲートに対するバス切替信号Ｓ××、Ｓ××Ｒ
、及びＳ××Ｗを生成する。図１４にバス切替信号生成
回路４２のインタフェース信号を示す。デュアルアドレ
ス転送の制御も同時に行なうため、ＳＮＧビットも入力
する。また、デュアルアドレスモードでは、メモリバス
サイクルとＩ／Ｏバスサイクルの２つが行なわれるため
、ＤＩＲビットの他にリードライト信号Ｒ／Ｗ＃も入力
している。シングルアドレスモードでのバス切替信号の
出力動作は、第１の実施例であるＤＭＡコントローラ２
０の切替生成回路２２と同じである。

【００６６】デュアルアドレスモードでの動作を図１５
から図１７にまとめる。

【００６７】図１５（ａ）では、デュアルアドレス転送
（ＳＮＧ＝０）で、メモリからＩ／Ｏデバイスへの転送
（ＤＩＲ＝０）で、Ｉ／Ｏデバイスのポートサイズが１
バイト（ＳＩＺ＝００）で、Ｉ／Ｏライトバスサイクル
（Ｒ／Ｗ＃＝０）の場合のアクティブにすべきバス切替
信号を示している。図１５（ｂ）では、デュアルアドレ
ス転送（ＳＮＧ＝０）で、Ｉ／Ｏデバイスからメモリへ
の転送（ＤＩＲ＝１）で、Ｉ／Ｏデバイスのポートサイ
ズが１バイト（ＳＩＺ＝００）で、Ｉ／Ｏリードバスサ
イクル（Ｒ／Ｗ＃＝１）の場合のアクティブにすべきバ
ス切替信号を示している。

【００６８】また、図１６（ａ）では、デュアルアドレ
ス転送（ＳＮＧ＝０）で、メモリからＩ／Ｏデバイスへ
の転送（ＤＩＲ＝０）で、Ｉ／Ｏデバイスのポートサイ
ズが２バイト（ＳＩＺ＝０１）で、Ｉ／Ｏライトバスサ
イクル（Ｒ／Ｗ＃＝０）の場合を示している。図１６（
ｂ）では、デュアルアドレス転送（ＳＮＧ＝０）で、Ｉ
／Ｏデバイスからメモリへの転送（ＤＩＲ＝１）で、Ｉ
／Ｏデバイスのポートサイズが２バイト（ＳＩＺ＝０１
）で、Ｉ／Ｏリードバスサイクル（Ｒ／Ｗ＃＝１）の場
合を示している。

【００６９】更に、図１７（ａ）では、デュアルアドレ
ス転送（ＳＮＧ＝０）で、メモリからＩ／Ｏデバイスへ
の転送（ＤＩＲ＝０）で、Ｉ／Ｏデバイスのポートサイ
ズが４バイト（ＳＩＺ＝１０）で、Ｉ／Ｏライトバスサ
イクル（Ｒ／Ｗ＃＝０）の場合を示している。図１７（
ｂ）では、デュアルアドレス転送（ＳＮＧ＝０）で、Ｉ
／Ｏデバイスからメモリへの転送（ＤＩＲ＝１）で、Ｉ
／Ｏデバイスのポートサイズが４バイト（ＳＩＺ＝１０
）で、Ｉ／Ｏリードバスサイクル（Ｒ／Ｗ＃＝１）の場
合を示している。

【００７０】具体的な例を図１８を用いて説明する。図
１８では、メモリアドレス４ｎ＋０からアドレス４ｍ＋
２のＩ／Ｏデバイスへの転送の動作を説明している。Ｉ
／Ｏデバイス５１は外部データバス信号Ｄ１６〜Ｄ２３
に接続されている。ＤＭＡコントローラ４０の内部レジ
スタの内、メモリアドレスレジスタＤＡＲｎを４ｎ＋０
、デバイスアドレスレジスタＤＡＲｎを４ｍ＋２に設定
し、動作定義レジスタＯＤＲｎのＥＸビットを１（動作
開始）、ＳＮＧビットを０（デュアルアドレス転送）、
ＤＩＲビットを０（メモリからＩ／Ｏデバイスへの転送
）、ＳＩＺビットを００（Ｉ／Ｏデバイスのポートサイ
ズが１バイト）に設定する。

【００７１】第１のバスサイクルは、アドレス４ｎ＋０
から４バイトサイズでのメモリリードとなる。アドレス
バスＡ００〜Ａ２９にはメモリアドレスレジスタＭＡＲ
ｎにある上位３０ビットが出力され、バイトコントロー
ル信号ＢＣ０＃〜ＢＣ３＃は００００となる。ＤＭＡコ
ントローラ４０では、バス切替信号Ｓ００Ｒ、Ｓ１１Ｒ
、Ｓ２２Ｒ、Ｓ３３Ｒがアクティブになり、バス切替回
路４３のゲートＧ００Ｒ、Ｇ１１Ｒ、Ｇ２２Ｒ、Ｇ３３
Ｒが導通され、外部データバス信号Ｄ００〜Ｄ３１から
内部データバス信号ｄ００〜ｄ３１へデータが入力され
る。メモリ５０から外部データバス信号Ｄ００〜Ｄ３１
へ出力されたデータＡ、Ｂ、Ｃ、Ｄが内部データバス信
号ｄ００〜ｄ３１を介してデータレジスタ４６へ格納さ
れる。

【００７２】第２のバスサイクルは、Ｉ／Ｏデバイス５
１への１バイトサイズでのＩ／Ｏライトとなる。アドレ
スバスＡ００〜Ａ２９の出力は４ｍであり、バイトコン
トロール信号ＢＣ０＃〜ＢＣ３＃は１１０１となる。図
１８の例では、ＤＭＡコントローラ４０のデータレジス
タ４６よりデータＡが内部データバス信号ｄ００〜ｄ０
７上に出力される。バス切替信号Ｓ００ＷとＳ０２がア
クティブとなってゲートＧ００ＷとＧ０２が導通状態と
なり、データＡをバス切替回路４３を介して外部データ
バス信号Ｄ１６〜Ｄ２３へ出力する。Ｉ／Ｏデバイス５
１は外部データバス信号Ｄ１６〜Ｄ２３よりデータＡを
読み込む。内部レジスタの中で、バイトコントロールレ
ジスタＢＣＲｎの値は転送した１バイト分だけ減少し、
またメモリアドレスレジスタＭＡＲｎの値は１だけ増加
する。

【００７３】第３から第５のバスサイクルも第２のバス
サイクルと同様に、Ｉ／Ｏデバイス５１への１バイトサ
イズでのＩ／Ｏライトとなる。それぞれＤＭＡコントロ
ーラ４０のデータレジスタ４６よりデータＢ、Ｃ、Ｄが
外部データバス信号Ｄ１６〜Ｄ２３へ出力されるよう、
バス切替信号がバス切替信号生成回路４２で作られる。これらのバス切替信号に制御され、バス切替回路４３に
よってデータレジスタ４６からの出力が実際に外部デー
タバス信号Ｄ１６〜Ｄ２３へ出力される。

【００７４】ＤＭＡコントローラ４０は、以上の第１か
ら第５のバスサイクルの動作をバイトカウントレジスタ
ＢＣＲｎに設定したバイト数だけ転送するまで繰り返す
。第１から第５のバスサイクルでの各信号出力を図１９
にまとめる。

【００７５】一方、第２の実施例でのシングルアドレス
転送の動作については、第１の実施例と同じ条件でバス
信号がアクティブになるように、バス切替信号がバス切
替信号生成回路４２で作られる。このように第２の実施
例では、デュアルアドレス転送とシングルアドレス転送
の両方の機能をもつＤＭＡコントローラの例を挙げた。バス切替信号生成回路４２とバス切替回路４３は、デュ
アルアドレス転送でのＤＭＡコントローラ４０のデータ
レジスタの出力を外部データバスＤ００〜Ｄ３１の所望
の位置と接続するように制御するだけでなく、シングル
アドレス転送での外部データバス信号Ｄ００〜Ｄ３１の
切替のためにも使用できる。

【００７６】尚、本実施例の場合には、従来のデュアル
アドレス転送用のＤＭＡコントローラで備えていたデー
タレジスタ、内部データバスと外部データバスの切替回
路及びその制御回路を流用することとなるので、バス切
替回路を外部に置いて構成していた従来のシステムと比
べて、回路面積を減少させることができる。

【００７７】次に、本発明の第３の実施例を説明する。本実施例は、本発明の第１或いは第２の実施例の変形と
して、バス切替回路を双方向に制御できる回路により構
成したものである。従って、基本的な構成は第１或いは
第２の実施例のＤＭＡコントローラ２０或いは４０と同
等である。ここでは、第１の実施例を変形した場合の構
成について説明する。

【００７８】バス切替回路２３’は、バス切替信号生成
回路２２’からの信号によりデータバス信号Ｄ００〜Ｄ
３１の切替を行なう。図２０にバス切替回路２３’の詳
細構成図を示す。ゲートＢＧ０１はデータバス信号Ｄ０
０〜Ｄ０７とＤ０８〜Ｄ１５を電気的に接続するための
ゲートである。バス切替信号生成回路２２’からのバス
切替信号ＢＳ０１がアクティブの時にゲートＢＧ０１が
導通状態になり、データバス信号Ｄ００〜Ｄ０７とＤ０
８〜Ｄ１５の８組の信号線は同一電気的レベルとなる。図２０の例では、ゲートＢＧ０１には入出力の方向は無
いものとする。同様に、ゲートＢＧ０２はデータバス信
号Ｄ００〜Ｄ０７とＤ１６〜Ｄ２３、ゲートＢＧ０３は
データバス信号Ｄ００〜Ｄ０７とＤ２４〜Ｄ３１、ゲー
トＢＧ１２はデータバス信号Ｄ０８〜Ｄ１５とＤ１６〜
Ｄ２３、ゲートＢＧ１３はデータバス信号Ｄ０８〜Ｄ１
５とＤ２４〜Ｄ３１、ゲートＢＧ２３はデータバス信号
Ｄ１６〜Ｄ２３とＤ２４〜Ｄ３１の接続のためにある。バス切替信号ＢＳ０２、ＢＳ０３、ＢＳ１２、ＢＳ１３
、ＢＳ２３は、これらのゲートを導通状態にする信号で
ある。

【００７９】バス切替信号生成回路２２’は、バス切替
回路２３’のゲートに対する制御信号であるバス切替信
号ＢＳ××を生成する。図２１にバス切替信号生成回路
２２’のインタフェース信号を示す。ＤＭＡ制御回路２
１からの有効信号ｅｎａｂｌｅ及びメモリアドレスレジ
スタＭＡＲｎの下位２ビットであるＭＡＲ［３０：３１
］、動作定義レジスタＯＤＲｎの中からＳＩＺビットの
出力、並びにデバイスアドレスレジスタＤＡＲｎの下位
２ビットであるＤＡＲ［３０：３１］を入力する。これ
らの入力値に従って、バス切替回路２３’内のゲート群
を制御するバス切替信号ＢＳ××を出力する。その条件
を図２２に示す。図２２（ａ）は、ＳＩＺビットが００
（Ｉ／Ｏデバイスのポートサイズが１バイト）である時
のアクティブにすべきバス切替信号ＢＳ××を示してい
る。例えば、ＤＡＲ［３０：３１］が０１でＭＡＲ［３
０：３１］が１０の時は、バス切替信号ＢＳ１２がアク
ティブになることを示している。

【００８０】同様に、図２２（ｂ）は、ＳＩＺビットが
０１（Ｉ／Ｏデバイスのポートサイズが２バイト）であ
る時のアクティブにすべきバス切替信号ＢＳ××を示し
ている。これらの出力信号は有効信号ｅｎａｂｌｅがア
クティブ（１）の時にアクティブになる。また、ＳＩＺ
ビットが１０でＩ／Ｏデバイスのポートサイズが４バイ
トの時は出力はアクティブにはならない。

【００８１】バス切替信号生成回路２２’は、上記の論
理を実現するようなＡＮＤ、ＯＲ、ＮＯＴ等の組み合わ
せ回路で構成される。図２３にバス切替信号生成回路２
２’の回路例を示す。このほか、上記の論理を実現でき
るのであればＰＬＡ、ＲＯＭ等によって構成しても構わ
ない。

【００８２】

【発明の効果】以上のように本発明によれば、シングル
アドレス転送モードにおいて、メモリとＩ／Ｏデバイス
間の転送で必要なバス切り替えをＤＭＡコントローラ自
身で行なうこととしたので、従来必要とされていた外部
のバス切替装置やＤＭＡコントローラからのバス切替信
号が不要となり、マイクロプロセッサシステムの構築を
容易にし得るＤＭＡコントローラを提供することができ
る。

【００８３】また本発明によれば、第１のアドレス手段
及び第２のアドレス手段によりＩ／Ｏデバイスの接続位
置を、またサイズ指示手段によりＩ／Ｏデバイスのポー
トサイズを設定可能としたことにより、Ｉ／Ｏデバイス
の接続が従来のように限定されることなく、より柔軟に
システムを構築し得るＤＭＡコントローラを提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の発明原理図である。

【図２】本発明の第１の実施例に係るＤＭＡコントロー
ラの構成図の構成図である。

【図３】本発明に係るＤＭＡコントローラの内部レジス
タの構成図である。

【図４】本発明の第１の実施例に係るバス切替回路の詳
細構成図である。

【図５】本発明の第１の実施例に係るバス切替信号生成
回路のインタフェース信号を説明する図である。

【図６】図６（ａ）はＤＩＲビットが０（メモリからＩ
／Ｏデバイスへの転送）でＳＩＺビットが００（Ｉ／Ｏ
デバイスのポートサイズが１バイト）である時、また図
６（ｂ）は、ＤＩＲビットが１（Ｉ／Ｏデバイスからメ
モリへの転送）でＳＩＺビットが００である時のアクテ
ィブにすべきバス切替信号Ｓ××を示す図である。

【図７】図７（ａ）は、ＤＩＲビットが０（メモリから
Ｉ／Ｏデバイスへの転送）でＳＩＺビットが０１（Ｉ／
Ｏデバイスのポートサイズが２バイト）である時の、ま
た図７（ｂ）はＤＩＲビットが１（Ｉ／Ｏデバイスから
メモリへの転送）でＳＩＺビットが０１である時のアク
ティブにすべきバス切替信号Ｓ××を示す図である。

【図８】ＤＭＡコントローラとデータバスＤ１６〜Ｄ２
３に接続される８ビットのＩ／Ｏデバイスを備えるマイ
クロプロセッサシステムの構成図である。

【図９】図８のシステムにおけるＤＭＡ転送の動作を説
明する図である。

【図１０】図９のＤＭＡ転送における第１から第４のバ
スサイクルでの各信号出力を示す図である。

【図１１】図９のＤＭＡ転送における第４のバスサイク
ルのバスタイミングを示す図である。

【図１２】本発明の第２の実施例に係るＤＭＡコントロ
ーラの構成図である。

【図１３】本発明の第２の実施例に係るバス切替回路の
詳細回路図である。

【図１４】本発明の第２の実施例に係るバス切替信号生
成回路のインタフェース信号を説明する図である。

【図１５】図１５（ａ）はデュアルアドレス転送（ＳＮ
Ｇ＝０）で、メモリからＩ／Ｏデバイスへの転送（ＤＩ
Ｒ＝０）で、Ｉ／Ｏデバイスのポートサイズが１バイト
（ＳＩＺ＝００）で、Ｉ／Ｏライトバスサイクル（Ｒ／
Ｗ＃＝０）である時、また図１５（ｂ）はデュアルアド
レス転送で、Ｉ／Ｏデバイスからメモリへの転送（ＤＩ
Ｒ＝１）で、Ｉ／Ｏデバイスのポートサイズが１バイト
で、Ｉ／Ｏリードバスサイクル（Ｒ／Ｗ＃＝１）である
時のアクティブにすべきバス切替信号を示す図である。

【図１６】図１６（ａ）はデュアルアドレス転送（ＳＮ
Ｇ＝０）で、メモリからＩ／Ｏデバイスへの転送（ＤＩ
Ｒ＝０）で、Ｉ／Ｏデバイスのポートサイズが２バイト
（ＳＩＺ＝０１）で、Ｉ／Ｏライトバスサイクル（Ｒ／
Ｗ＃＝０）である時、また図１６（ｂ）はデュアルアド
レス転送で、Ｉ／Ｏデバイスからメモリへの転送（ＤＩ
Ｒ＝１）で、Ｉ／Ｏデバイスのポートサイズが２バイト
で、Ｉ／Ｏリードバスサイクル（Ｒ／Ｗ＃＝１）である
時のアクティブにすべきバス切替信号を示す図である。

【図１７】図１７（ａ）はデュアルアドレス転送（ＳＮ
Ｇ＝０）で、メモリからＩ／Ｏデバイスへの転送（ＤＩ
Ｒ＝０）で、Ｉ／Ｏデバイスのポートサイズが４バイト
（ＳＩＺ＝１０）で、Ｉ／Ｏライトバスサイクル（Ｒ／
Ｗ＃＝０）である時、また図１７（ｂ）はデュアルアド
レス転送で、Ｉ／Ｏデバイスからメモリへの転送（ＤＩ
Ｒ＝１）で、Ｉ／Ｏデバイスのポートサイズが４バイト
で、Ｉ／Ｏリードバスサイクル（Ｒ／Ｗ＃＝１）である
時のアクティブにすべきバス切替信号を示す図である。

【図１８】本発明の第２の実施例におけるメモリアドレ
ス４ｎ＋０からアドレス４ｍ＋２のＩ／Ｏデバイスへの
ＤＭＡ転送の動作を説明する図である。

【図１９】図１８のＤＭＡ転送における第１から第５の
バスサイクルでの各信号出力を示す図である。

【図２０】本発明の第３の実施例に係るバス切替回路の
詳細構成図である。

【図２１】本発明の第３の実施例に係るバス切替信号生
成回路のインタフェース信号を説明する図である。

【図２２】図２２（ａ）は、ＳＩＺビットが００（Ｉ／
Ｏデバイスのポートサイズが１バイト）である時、また
図２２（ｂ）は、ＳＩＺビットが０１（Ｉ／Ｏデバイス
のポートサイズが２バイト）である時のアクティブにす
べきバス切替信号を示す図である。

【図２３】本発明の第３の実施例に係るバス切替信号生
成回路の回路図である。

【図２４】従来のＤＭＡコントローラを備えるマイクロ
プロセッサシステムの構成図である。

【符号の説明】

１　　…　　バス切替手段２　　…　　バス切替信号発生手段３　　…　　第１のアドレス手段４　　…　　第２のアドレス手段５　　…　　方向指示手段６　　…　　サイズ指示手段２０，４０　　…　　ＤＭＡコントローラ２１，４１　
　…　　ＤＭＡ制御回路２２，４２　　…　　バス切替信号生成回路２３，４３
　　…　　バス切替回路２４，４４　　…　　減算器２５，４５　　…　　加算器３０　　…　　プロセッサ３１，５０　　…　　メモリ３６，５１　　…　　Ｉ／Ｏデバイス４６　　…　　データレジスタ４７　　…　　セレクタＯＤＲ０，ＯＤＲ１　　…　　動作定義レジスタＭＡＲ
０，ＭＡＲ１　　…　　メモリアドレスレジスタＤＡＲ
０，ＤＡＲ１　　…　　デバイスアドレスレジスタＢＣ
Ｒ０，ＢＣＲ１　　…　　バイトカウントレジスタＧ×
×，Ｇ××Ｒ，Ｇ××Ｗ，ＢＧ××　　…　　ゲートＤ
ＲＥＱ０＃，ＤＲＥＱ１＃　　…　　ＤＭＡ転送要求信
号ＤＡＣＫ０＃，ＤＡＣＫ１＃　　…　　ＤＭＡ転送応
答信号ＢＲＥＱ＃　　…　　バス権要求信号ＢＡＣＫ＃　　…　　バス権応答信号Ａ００〜Ａ２９　　…　　アドレスバス信号Ｄ００〜Ｄ
３１　　…　　（外部）データバス信号ｄ００〜ｄ３１
　　…　　内部データバス信号ＢＣ０＃〜ＢＣ３＃　　
…　　バイトコントロール信号ＢＳ＃　　…　　バスス
タート信号ＤＳ＃　　…　　データストローブ信号Ｒ／Ｗ＃　　…
　　リードライト信号ＤＣ＃　　…　　データ転送終了信号ＣＳ＃　　…　　チップセレクト信号Ｓ××，Ｓ××Ｒ，Ｓ××Ｗ，ＢＳ××　　…　　バス
切替信号

Claims

【特許請求の範囲】

【請求項１】　　複数のデータバス信号群からなるデー
タバス上でのＤＭＡ転送を制御するＤＭＡコントローラ
において、バスサイクル実行時に、あるデータバス信号
を別のデータバス信号と接続するバス切替手段を有する
ことを特徴とするＤＭＡコントローラ。
【請求項２】　　複数のバイト単位のデータバス信号群
からなるデータバス上でのＤＭＡ転送を制御するＤＭＡ
コントローラにおいて、あるデータバス信号のデータバ
ス上のバイト単位での位置を示す第１のアドレス手段と
、前記第１のアドレス手段の内容が転送元のアドレスか
或いは転送先のアドレスかを示す方向指示手段と、アク
セスするサイズを示すサイズ指示手段と、前記第１のア
ドレス手段、方向指示手段、及びサイズ指示手段の内容
によりあるデータバス信号を別のデータバス信号と接続
するように指示するバス切替信号を生成するバス切替信
号発生手段と、前記バス切替信号によってあるデータバ
ス信号を別のデータバス信号と接続するバス切替手段と
を有することを特徴とするＤＭＡコントローラ。
【請求項３】　　複数のバイト単位のデータバス信号群
からなるデータバス上でのＤＭＡ転送を制御するＤＭＡ
コントローラにおいて、あるデータバス信号のデータバ
ス上のバイト単位での位置を示す第１のアドレス手段と
、別のデータバス信号のデータバス上のバイト単位での
位置を示す第２のアドレス手段と、前記第１のアドレス
手段及び第２のアドレス手段の内何れの内容が転送元の
アドレス或いは転送先のアドレスであるかを示す方向指
示手段と、アクセスするサイズを示すサイズ指示手段と
、前記第１のアドレス手段、第２のアドレス手段、方向
指示手段、及びサイズ指示手段の内容によりあるデータ
バス信号を別のデータバス信号と接続するように指示す
るバス切替信号を生成するバス切替信号発生手段と、前
記バス切替信号によってあるデータバス信号を別のデー
タバス信号と接続するバス切替手段とを有することを特
徴とするＤＭＡコントローラ。