JPH05173931A

JPH05173931A - データ転送方式

Info

Publication number: JPH05173931A
Application number: JP34494091A
Authority: JP
Inventors: Masahiro Sato; 雅裕佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-12-26
Filing date: 1991-12-26
Publication date: 1993-07-13
Anticipated expiration: 2016-12-25
Also published as: JP3241072B2

Abstract

(57)【要約】【目的】本発明は、複数のデータ転送経路それぞれのポ
ートにＤＭＡ装置を有してなるシステムに於いて、各Ｄ
ＭＡ装置のモードレジスタに、どのＤＭＡ装置とデータ
を転送するかを設定し規定するビットを設けて、任意の
ＤＭＡ装置間でのハンドシェイクを可能としたことを特
徴とする。【構成】各ＤＭＡ装置１２，１３，１４に、互いにデー
タをやりとりするためのデータバス（Ｄ−ＢＵＳ）、及
び転送先のＤＭＡ装置とデータ転送を行なうためのハン
ドシェイク機能（Ｒｅｑ，Ａｃｋ）、及び、どのＤＭＡ
装置とデータを転送するかが規定されるプログラミング
可能なモードレジスタ２１を有して、上記モードレジス
タ２１の設定により所望のＤＭＡ装置とハンドシェイク
を行なう構成としたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のデータ転送経
路間でＤＭＡ（Direct Memory Access）転送によりデー
タ転送を行なうシステムに用いられるデータ転送方式に
関する。

【０００２】

【従来の技術】複数のデータ転送経路間でＤＭＡ転送に
よりデータ転送を行なうシステムに於ける従来のデータ
転送技術を図２を用いて説明する。図２に於いて、３
１，３２はそれぞれが一つのポートを持つ、例えば磁気
ディスク装置等の入出力装置（Ｉ／Ｏ−１，Ｉ／Ｏ−
２）である。

【０００３】３３，３４はそれぞれＤＭＡ装置（ＤＭＡ
１，ＤＭＡ２）であり、それぞれに、モードレジスタ
（ＭＯＤＥ）４１、アドレスポインタ（Ａｄｄ）４２、
レングスカウンタ（ＣＯＵＮＴ）４３等を含むコントロ
ールレジスタ４０（４０a ，４０b ）をもち、対応する
入出力装置（Ｉ／Ｏ−１，Ｉ／Ｏ−２）３１，３２との
間ではＤＲｅｑ信号（データリクエスト信号）、ＤＡｃ
ｋ信号（転送制御信号）等によりデータのハンドシェイ
クを行ない、メモリ３７側とはＢＲＱ信号（バスリクエ
スト信号）、ＢＡＫ信号（バス使用許可信号）等により
データのハンドシェイクを行なう。上記ＤＲｅｑ信号
は、入出力装置（Ｉ／Ｏ−１，Ｉ／Ｏ−２）３１，３２
へのデータライト時はデータ要求、入出力装置（Ｉ／Ｏ
−１，Ｉ／Ｏ−２）３１，３２からのデータリード時は
データ受取り要求の信号となる。ＤＡｃｋ信号は、入出
力装置（Ｉ／Ｏ−１，Ｉ／Ｏ−２）３１，３２へのデー
タライト時はこの信号タイミングでデータを書き込み、
入出力装置（Ｉ／Ｏ−１，Ｉ／Ｏ−２）３１，３２から
のデータリード時はデータ送出を示す。

【０００４】上記コントロールレジスタ４０（４０a ，
４０b ）に含まれる、モードレジスタ（ＭＯＤＥ）４１
は、ビット０がＤＭＡの転送方向を示し、“０”である
ときはメモリ３７からのデータリード、“１”であると
きはメモリ３７へのデータライトを示す。アドレスポイ
ンタ（Ａｄｄ）４２は、転送先のメモリの先頭アドレス
をセットし、転送が行なわれると、その転送毎にアドレ
スがインクリメント（加算）される。レングスカウンタ
（ＣＯＵＮＴ）４３は、ＤＭＡ転送を行なうデータ転送
数をセットし、転送が行なわれると、その転送毎に値が
デクリメント（減算）される。

【０００５】３５はバスコントローラ（ＢＵＳ−ＣＯＮ
Ｔ）であり、メモリバス３８へのバス使用権の決定を行
なう。このバスコントローラ（ＢＵＳ−ＣＯＮＴ）３５
に入力されるＢＲＱ信号（バス要求信号）は、メモリリ
ードのとき、ＤＭＡ装置（ＤＭＡ１，ＤＭＡ２）３３，
３４の内部バッファが空で、次のデータを要求するとき
に出力され、メモリライトとき、上記内部バッファにデ
ータが用意できたときに出力される。この信号はＢＡＫ
信号（バス使用許可信号）によりクリアされる。又、バ
スコントローラ（ＢＵＳ−ＣＯＮＴ）３５より出力され
るＢＡＫ信号（バス使用許可信号）は、メモリコントロ
ーラ（Ｍ−ＣＯＮＴ）３６からのバス使用許可信号であ
り、この信号が出力されている間（アクティブの間）
は、ＤＭＡ装置（ＤＭＡ１，ＤＭＡ２）３３，３４がメ
モリバス３８のアドレスバス（Ａ−ＢＵＳ）、コントロ
ールライン（Ｃｏｎｔ）等をドライブして、メモリアク
セスを行なう。

【０００６】３６はメモリコントローラ（Ｍ−ＣＯＮ
Ｔ）であり、バスコントローラ（ＢＵＳ−ＣＯＮＴ）３
５からのメモリスタート信号（ＭＳ）をトリガとして、
メモリバス３８をコントロールしているデバイスからの
コントロールライン（Ｃｏｎｔ）上のコントロール信号
に従い、バスコントローラ（ＢＵＳ−ＣＯＮＴ）３５を
介し、メモリ３７のリード／ライト制御を行なう。

【０００７】３７はＤＭＡ装置（ＤＭＡ１，ＤＭＡ２）
３３，３４のアクセス対象となるメモリであり、上記メ
モリコントローラ（Ｍ−ＣＯＮＴ）３６からのメモリコ
ントロール信号（ＭＣ）に従いリード／ライトアクセス
される。

【０００８】３８はバスコントローラ（ＢＵＳ−ＣＯＮ
Ｔ）３５の制御の下に使用権が決定されるメモリバスで
あり、データバス（Ｄ−ＢＵＳ）、アドレスバス（Ａー
ＢＵＳ）、コントロールライン（Ｃｏｎｔ）等で構成さ
れる。

【０００９】この図２に示すシステムのデータ転送動作
を説明する。ここでは、ＤＭＡデータ転送による一般的
なシステム構成例を示すもので、ここでは、入出力装置
（Ｉ／Ｏ−１）３１からメモリ３７へＤＭＡデータ転送
を行なう場合について説明する。

【００１０】入出力装置（Ｉ／Ｏ−１）３１からメモリ
３７へのＤＭＡデータ転送に際して、先ず、ＤＭＡ装置
（ＤＭＡ１）３３をプログラミングする。この際、上記
ＤＭＡ装置（ＤＭＡ１）３３のコントロールレジスタ４
０a に含まれる、モードレジスタ（ＭＯＤＥ）４１には
ＤＭＡの転送方向（データリード／データライト）とし
てＩ／Ｏリードを示す“０”が設定され、アドレスポイ
ンタ（Ａｄｄ）４２には転送先となるメモリ３７の先頭
アドレスが設定され、レングスカウンタ（ＣＯＵＮＴ）
４３にはデータ転送数が設定される。

【００１１】その後、入出力装置（Ｉ／Ｏ−１）３１に
リードコマンドが発行され、入出力装置（Ｉ／Ｏ−１）
３１が上記コマンドを実行すると、入出力装置（Ｉ／Ｏ
−１）３１から、対応するＤＭＡ装置（ＤＭＡ１）３３
へ、データバス（ＤＴ１）を介して転送データが出力さ
れ、そのデータ出力タイミングでＤＲｅｑ信号（データ
リクエスト信号）が出力される。ＤＭＡ装置（ＤＭＡ
１）３３はＤＡｃｋ信号（転送制御信号）を送出して、
この信号の後縁でデータバス（ＤＴ１）上のデータを内
部のバッファに取り込む。

【００１２】ＤＭＡ装置（ＤＭＡ１）３３の内部にデー
タが取り込まれると、ＤＭＡ装置（ＤＭＡ１）３３はデ
ータをメモリ３７に書き込むために、バスコントローラ
（ＢＵＳ−ＣＯＮＴ）３５に対しＢＲＱ信号（バス要求
信号）を出力する。

【００１３】バスコントローラ（ＢＵＳ−ＣＯＮＴ）３
５はバス３８が確保できると、ＢＡＫ信号（バス使用許
可信号）をＤＭＡ装置（ＤＭＡ１）３３へ返し、同時
に、メモリスタート信号（ＭＳ）をメモリコントローラ
（Ｍ−ＣＯＮＴ）３６に出力する。

【００１４】ＤＭＡ装置（ＤＭＡ１）３３はバスコント
ローラ（ＢＵＳ−ＣＯＮＴ）３５からＢＡＫ信号（バス
使用許可信号）を受けて、予めプログラムされたアドレ
スをアドレスバス（Ａ−ＢＵＳ）上に出力し、コントロ
ールライン（Ｃｏｎｔ）を介してメモリコントロール信
号をメモリコントローラ（Ｍ−ＣＯＮＴ）３６に出力す
るとともに、内部バッファに貯えられたデータをデータ
バス（Ｄ−ＢＵＳ）上に出力する。メモリコントローラ
（Ｍ−ＣＯＮＴ）３６は上記メモリコントロール信号の
制御のもとに、メモリ３７に対して、データライト動作
を行なう。このようにして、データバス（ＤＴ１）上の
データがＤＭＡ装置（ＤＭＡ１）３３を介してメモリバ
ス３８上にＤＭＡ転送されメモリ３７に書き込まれる。

【００１５】上述した従来のＤＭＡ機構は、ポートとメ
モリインターフェイスが固定されており、ＤＭＡ装置
（ＤＭＡ１）３３は入出力装置（Ｉ／Ｏ−１）３１とメ
モリ３７との間のＤＭＡデータ転送に固定され、ＤＭＡ
装置（ＤＭＡ２）３４は（２）は入出力装置（Ｉ／Ｏ−
２）３２とメモリ３７との間のＤＭＡデータ転送に固定
されている。

【００１６】このため、例えば入出力装置（Ｉ／Ｏ−
１）３１から入出力装置（Ｉ／Ｏ−２）３２へデータを
転送する場合等に於いては、データを一旦、メモリ３７
に転送してから転送し直す必要がある。

【００１７】上記図２に於いては、ポートとメモリ間の
ＤＭＡを例に示したが、このポートが例えばメモリであ
る場合、即ちメモリーメモリ間のＤＭＡ転送に於いて
も、上記図２の場合と同様に、転送相手が固定される。

【００１８】

【発明が解決しようとする課題】上述したように従来の
ＤＭＡ転送方式に於いては、複数の転送経路をもつシス
テムに於いて、それぞれのＤＭＡ装置が転送する転送経
路が予め決められており、その転送経路以外のデバイス
相互間に於けるデータ転送では間接的な経由を伴うこと
から、データ転送効率が大幅に低下するという問題があ
った。

【００１９】本発明は上記実情に鑑みなされたもので、
複数のデータ転送経路それぞれのポートにＤＭＡ装置を
有してなるシステムに於いて、データの流れをダイナミ
ックに変更できる機能を持つＤＭＡ機構をもつことによ
り、複数のデータ転送経路をもつシステムに於いてフレ
キシブルな転送を可能にしたデータ転送方式を提供する
ことを目的とする。

【００２０】

【課題を解決するための手段】本発明は、複数のデータ
転送経路それぞれのポートにＤＭＡ装置を有してなるシ
ステムに於いて、各ＤＭＡ装置には、互いにデータをや
りとりするためのデータバス、及び転送先のＤＭＡ装置
とデータ転送を行なうためのハンドシェイク機能をもつ
とともに、どのＤＭＡ装置とデータを転送するかが規定
されるプログラミング可能なモードレジスタを持ち、こ
のモードレジスタの設定により所望のＤＭＡ装置とハン
ドシェイクを行なうことを特徴とする。

【００２１】

【作用】上記構成に於いて、各ＤＭＡ装置のモードレジ
スタに、どのＤＭＡ装置とデータを転送するかを設定し
規定することにより、任意のＤＭＡ装置間でのハンドシ
ェイクが可能となり、システム構成を繁雑にすることな
く、データ転送機能及びデータ転送効率を向上できる。

【００２２】

【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は本発明の一実施例を示すブロック図であ
る。図１に於いて、１１は一つのポートを持つ、例えば
磁気ディスク装置等の入出力装置（Ｉ／Ｏ）である。

【００２３】１２は第１のＤＭＡ装置（ＤＭＡ１）であ
り、第２のＤＭＡ装置（ＤＭＡ２）１３と同様に、モー
ドレジスタ（ＭＯＤＥ）２１、アドレスポインタ（Ａｄ
ｄ）２２、レングスカウンタ（ＣＯＵＮＴ）２３等を含
むコントロールレジスタ（ＣーＲeg）２０ａをもつ。こ
こでは上記モードレジスタ（ＭＯＤＥ）２１に、データ
をやりとりする（即ちハンドシェイクを行なう）相手の
ＤＭＡ装置を規定するＤＭＡ設定部（ここでは２ビット
構成とする）をもつ。

【００２４】この第１のＤＭＡ装置（ＤＭＡ１）１２
は、入出力装置（Ｉ／Ｏ）１１との間に於いて、ＤＲｅ
ｑ信号（データリクエスト信号）、及びＤＡｃｋ信号
（転送制御信号）によりデータのハンドシェイクを行な
う。

【００２５】又、第２のＤＭＡ装置（ＤＭＡ２）１３と
の間に於いて、入出力装置（Ｉ／Ｏ）１１のリード時に
は、Ｒｅｑ1-2 信号（データ受取り要求信号）、及びＡ
ｃｋ2-1 信号（応答信号）によりハンドシェイクを行な
い、入出力装置（Ｉ／Ｏ）１１のライト時にはＲｅｑ2-
1 信号（データ受取り要求信号）、及びＡｃｋ1-2 信号
（応答信号）によりハンドシェイクを行なう。

【００２６】又、第３のＤＭＡ装置（ＤＭＡ３）１４と
の間に於いて、入出力装置（Ｉ／Ｏ）１１のリード時に
は、Ｒｅｑ1-3 信号（データ受取り要求信号）、及びＡ
ｃｋ3-1 信号（応答信号）によりハンドシェイクを行な
い、入出力装置（Ｉ／Ｏ）１１のライト時にはＲｅｑ3-
1 信号（データ受取り要求信号）、及びＡｃｋ1-3 信号
（応答信号）によりハンドシェイクを行なう。

【００２７】１３は第２のＤＭＡ装置（ＤＭＡ２）であ
り、上記第１のＤＭＡ装置（ＤＭＡ１）１２と同様に、
ハンドシェイクを行なうＤＭＡ装置を規定する２ビット
のＤＭＡ設定部を有するモードレジスタ（ＭＯＤＥ）２
１、及びアドレスポインタ（Ａｄｄ）２２、レングスカ
ウンタ（ＣＯＵＮＴ）２３等を含むコントロールレジス
タ（Ｃ−Ｒeg）２０ｂをもつ。

【００２８】ここでは上記モードレジスタ（ＭＯＤＥ）
２１の最下位ビット（ビット０）がデータ転送方向
（“０”：リード、“１”：ライト）を示し、下位２ビ
ット目（ビット１）が第１のＤＭＡ装置（ＤＭＡ１）１
２とハンドシェイクするか否か（“１”：ハンドシェイ
クする）を示し、下位３ビット目（ビット２）が第３の
ＤＭＡ装置（ＤＭＡ３）１４とハンドシェイクするか否
か（“１”：ハンドシェイクする）を示すものとして例
示している。

【００２９】この第２のＤＭＡ装置（ＤＭＡ２）１３
は、メモリＡ側との間に於いて、メモリバスコントロー
ラに対して、ＢＲＱ2 信号（バス要求信号）、及びＢＡ
Ｋ2 信号（バス使用許可信号）によりハンドシェイクを
行なう。このハンドシェイクは前記した図２の例と同様
である。又、第１のＤＭＡ装置（ＤＭＡ１）１２、及び
第３のＤＭＡ装置（ＤＭＡ３）１４との間に於いては、
第１のＤＭＡ装置（ＤＭＡ１）１２と同様のハンドシェ
イクを行なう。

【００３０】１４は第３のＤＭＡ装置（ＤＭＡ３）であ
り、上記した第２のＤＭＡ装置（ＤＭＡ２）１３と同様
に、ハンドシェイクを行なうＤＭＡ装置を規定する２ビ
ットのＤＭＡ設定部を有するモードレジスタ（ＭＯＤ
Ｅ）２１、及びアドレスポインタ（Ａｄｄ）２２、レン
グスカウンタ（ＣＯＵＮＴ）２３等を含むコントロール
レジスタ（Ｃ−Ｒeg）２０ｃをもつ。

【００３１】この第３のＤＭＡ装置（ＤＭＡ３）１４
は、メモリＢ側との間に於いて、メモリバスコントロー
ラに対して、ＢＲＱ3 信号（バス要求信号）、及びＢＡ
Ｋ3 信号（バス使用許可信号）によりハンドシェイクを
行なう。このハンドシェイクは前記した図２の例と同様
である。又、第１のＤＭＡ装置（ＤＭＡ１）１２、及び
第２のＤＭＡ装置（ＤＭＡ２）１３との間に於いては、
第１のＤＭＡ装置（ＤＭＡ１）１２、第２のＤＭＡ装置
（ＤＭＡ１）１２と同様のハンドシェイクを行なう。Ｄ
Ｔは入出力装置（Ｉ／Ｏ）１１と第１のＤＭＡ装置（Ｄ
ＭＡ１）１２との間を接続するデータバスである。又、
ＤーＢＵＳは上記各ＤＭＡ装置（ＤＭＡ１，２，３）１
２，１３，１４相互の間のデータ転送に供される内部デ
ータバスである。

【００３２】上記した各バス上の信号に於いて、上記入
出力装置（Ｉ／Ｏ）１１から送出されるＤＲｅｑ信号
（データリクエスト信号）は、入出力装置（Ｉ／Ｏ）１
１へのライト時はデータ要求、又、入出力装置（Ｉ／
Ｏ）１１からのリード時はデータ受取り要求の信号とな
る。

【００３３】又、第１のＤＭＡ装置（ＤＭＡ１）１２か
ら送出されるＤＡｃｋ信号（転送制御信号）は、入出力
装置（Ｉ／Ｏ）１１へのデータライト時にこのタイミン
グでデータを書き込むタイミング信号となり、入出力装
置（Ｉ／Ｏ）１１からのリード時にデータ送出を示す信
号となる。

【００３４】又、第１のＤＭＡ装置（ＤＭＡ１）１２か
ら出力されるＲｅｑ1-2 信号（データ受取り要求信号）
は、入出力装置（Ｉ／Ｏ）１１からのデータをリード時
に第１のＤＭＡ装置（ＤＭＡ１）１２の内部バッファに
有効なデータがあるので、第２のＤＭＡ装置（ＤＭＡ
２）１３に対してこのデータの取り込みを要求する信号
である。このＲｅｑ1-2 信号は第２のＤＭＡ装置（ＤＭ
Ａ２）１３より送出されるＡｃｋ2-1 信号（応答信号）
によりクリアされる。

【００３５】又、第１のＤＭＡ装置（ＤＭＡ１）１２か
ら出力されるＡｃｋ1-2 信号（応答信号）は、第２のＤ
ＭＡ装置（ＤＭＡ２）１３から送出されるＲｅｑ2-1 信
号（データ受取り要求信号）に対しての第１のＤＭＡ装
置（ＤＭＡ１）１２からの応答である。第１のＤＭＡ装
置（ＤＭＡ１）１２はこのＡｃｋ1-2 信号の出ている
間、データバス（Ｄ−ＢＵＳ）上のデータを入出力装置
側のデータバス（ＤＴ）に出力する。又、このＡｃｋ1-
2 信号の後縁で第１のＤＭＡ装置（ＤＭＡ２）１３は内
部バッファのデータをアンロードし、新しいデータが取
り込めるようになる。

【００３６】又、第２のＤＭＡ装置（ＤＭＡ２）１３か
ら出力されるＡｃｋ2-1 信号（応答信号）は、第１のＤ
ＭＡ装置（ＤＭＡ１）１２から送出されるＲｅｑ1-2 信
号（データ受取り要求信号）に対しての第２のＤＭＡ装
置（ＤＭＡ２）１３からの応答である。第２のＤＭＡ装
置（ＤＭＡ２）１３は、このＡｃｋ2-1 信号の出ている
間、データバス（Ｄ−ＢＵＳ）上のデータをメモリＡの
メモリバス内のデータバス（ＤＴa ）に出力する。ま
た、このＡｃｋ2-1 信号（応答信号）の後縁で第１のＤ
ＭＡ装置（ＤＭＡ１）１２は内部バッファのデータをア
ンロードし、新しいデータが取り込めるようになる。

【００３７】又、第２のＤＭＡ装置（ＤＭＡ２）１３か
ら出力されるＲｅｑ2-1 信号（データ受取り要求信号）
は、第２のＤＭＡ装置（ＤＭＡ２）１３に接続されてい
るメモリＡからデータをリード時に第２のＤＭＡ装置
（ＤＭＡ２）１３の内部バッファに有効なデータがある
ので、第１のＤＭＡ装置（ＤＭＡ１）１２に対してこの
データの取り込みを要求する信号である。このＲｅｑ2-
1 信号は第１のＤＭＡ装置（ＤＭＡ１）１２から送出さ
れるＡｃｋ1-2 信号（応答信号）によりクリアされる。

【００３８】又、第２のＤＭＡ装置（ＤＭＡ２）１３か
ら送出されるＢＲＱ2 信号（バス要求信号）は、メモリ
Ａのリード時には、第２のＤＭＡ装置（ＤＭＡ２）１３
の内部バッファが空で次のデータを要求するときに、メ
モリライト時には、内部バッファにデータが用意できた
ときに出力される。このＢＲＱ2 信号は、メモリバスコ
ントローラから送出されるＢＡＫ2 信号（バス使用許可
信号）によりクリアされる。このＢＡＫ2 信号（バス使
用許可信号）が出ている間、第２のＤＭＡ装置（ＤＭＡ
２）１３は、メモリバス内のアドレスバス（ＡＤ−a
）、及びコントロールライン（Ｃont-a ）をドライブ
して、メモリＡのアクセスを行なう。アドレスバス（Ａ
Ｄ−a ）は、前記図２と同様にバスコントローラにより
許可されれたデバイスがドライブできる。

【００３９】尚、第３のＤＭＡ装置（ＤＭＡ３）１４に
接続されている各信号は、第２のＤＭＡ装置（ＤＭＡ
２）１３の各信号と同様であるので、ここではその説明
を省略する。

【００４０】又、上記図１に示す実施例では、第１のＤ
ＭＡ装置（ＤＭＡ１）１２の場合、相手がポート（入出
力装置１１）であるために、アドレスポインタ（Ａｄ
ｄ）２２を必要としない。又、モードレジスタ２１のビ
ット１，２はハンドシェイクする相手のＤＭＡ装置を示
すため、各ＤＭＡ装置で意味が異なることは勿論であ
る。ここで上記図１を参照して本発明の一実施例に於け
る動作を説明する。ここでは第２のＤＭＡ装置（ＤＭＡ
２）１３を対象にモードレジスタ（ＭＯＤＥ）２１の内
容を示している。

【００４１】ＤＭＡ装置（ＤＭＡ２）１３のコントロー
ルレジスタ２０ｂに含まれるモードレジスタ（ＭＯＤ
Ｅ）２１の最下位ビット（ビット０）は、データ転送方
向を示し、“０”ならば相手ＤＭＡからのリード、
“１”ならば相手ＤＭＡへのライトを示す。

【００４２】上記モードレジスタ（ＭＯＤＥ）２１の下
位２ビット目（ビット１）、及び下位３ビット目（ビッ
ト２）はそれぞれＤＭＡの転送相手を示す。ここでは、
第２のＤＭＡ装置（ＤＭＡ２）１３を対象に示している
ので、下位２ビット目（ビット１）が第１のＤＭＡ装置
（ＤＭＡ１）１２とハンドシェイクするか否かを示し、
下位３ビット目（ビット２）が第３のＤＭＡ装置（ＤＭ
Ａ３）１４とハンドシェイクするか否かを示している。
ここで下位２ビット目（ビット１）を“１”に設定する
と、第２のＤＭＡ装置（ＤＭＡ２）１３と第１のＤＭＡ
装置（ＤＭＡ１）１２がハンドシェイクする（データ転
送する）ことを示し、下位３ビット目（ビット２）を
“１”に設定すると、第２のＤＭＡ装置（ＤＭＡ２）１
３と第３のＤＭＡ装置（ＤＭＡ３）１４がハンドシェイ
クする（データ転送する）ことを示す。

【００４３】尚、コントロールレジスタ２０ｂに含まれ
る、アドレスポインタ（Ａｄｄ）２２には、転送先のメ
モリの先頭アドレスがセットされ、転送に伴いアドレス
加算される（尚、相手がポートの場合、つまり、図１の
例では、相手が第１のＤＭＡ装置（ＤＭＡ１）１２のよ
うな場合には、このレジスタは持たない）。又、レング
スカウンタ（ＣＯＵＮＴ）２３にはＤＭＡ転送を行なう
データ転送数がセットされ、転送に伴いその値が減算さ
れる。

【００４４】ここで、入出力装置（Ｉ／Ｏ）１１から、
第１のＤＭＡ装置（ＤＭＡ１）１２、及び第２のＤＭＡ
装置（ＤＭＡ２）１３を使用して、メモリＡへデータを
ライトする場合を例に動作を説明する。

【００４５】先ず、第１のＤＭＡ装置（ＤＭＡ１）１
２、及び第２のＤＭＡ装置（ＤＭＡ２）１３をプログラ
ミングする。この第１のＤＭＡ装置（ＤＭＡ１）１２、
及び第２のＤＭＡ装置（ＤＭＡ２）１３の各コントロー
ルレジスタ２０ａ，２０ｂには、上述したように、モー
ドレジスタ（ＭＯＤＥ）２１に、自ＤＭＡ装置との間で
転送を行なう相手がいずれのＤＭＡ装置であるかを指定
するビットと転送方向を決定するビットがある。

【００４６】ここでは、第１のＤＭＡ装置（ＤＭＡ１）
１２のモードレジスタ（ＭＯＤＥ）２１に、転送相手が
第２のＤＭＡ装置（ＤＭＡ２）１３で、第１のＤＭＡ装
置（ＤＭＡ１）１２から第２のＤＭＡ装置（ＤＭＡ２）
１３へのデータ転送方向であることを指定し、第２のＤ
ＭＡ装置（ＤＭＡ２）１３のモードレジスタ（ＭＯＤ
Ｅ）２１に、転送相手が第１のＤＭＡ装置（ＤＭＡ１）
１２で、第１のＤＭＡ装置（ＤＭＡ１）１２から第２の
ＤＭＡ装置（ＤＭＡ２）１３へのデータ転送方向である
ことを指定する。

【００４７】次にＩ／Ｏリードのコマンドを入出力装置
（Ｉ／Ｏ）１１に出すと、入出力装置（Ｉ／Ｏ）１１は
ＤＲｅｑ信号（データリクエスト信号）を出力して、デ
ータの受取りを要求する。

【００４８】第１のＤＭＡ装置（ＤＭＡ１）１２は、Ｄ
Ａｃｋ信号（転送制御信号）を出力して、このＤＡｃｋ
信号の後縁でデータバス（ＤＴ）上のデータを内部のバ
ッファに取り込む。

【００４９】第１のＤＭＡ装置（ＤＭＡ１）１２は、デ
ータバス（ＤＴ）上のデータを内部に取り込むと、自装
置内のモードレジスタ（ＭＯＤＥ）２１の指定に従っ
て、第１のＤＭＡ装置（ＤＭＡ２）１３に対して、Ｒｅ
ｑ1-2 信号（データ受取り要求信号）を出力する。

【００５０】第２のＤＭＡ装置（ＤＭＡ２）１３は、第
１のＤＭＡ装置（ＤＭＡ１）１２からのデータをメモリ
Ａに書くため、メモリＡのメモリバスコントローラに対
して、ＢＲＱ2 信号（バス要求信号）を出力する。この
後の動作は前記した図２の場合と同様である。

【００５１】第１のＤＭＡ装置（ＤＭＡ２）１３は、メ
モリＡのメモリバスコントローラよりＢＡＫ2 信号（バ
ス使用許可信号）を受け取ると、バスを使用できる状態
になったので、Ａｃｋ2-1 信号（応答信号）を第１のＤ
ＭＡ装置（ＤＭＡ１）１２に対して出力する。

【００５２】これにより、第１のＤＭＡ装置（ＤＭＡ
１）１２は内部バッファのデータを内部データバス（Ｄ
−ＢＵＳ）に出力する。このデータが第２のＤＭＡ装置
（ＤＭＡ２）１３を経由して、メモリＡのメモリバスに
含まれるデータバス（ＤＴa ）、及びアドレスバス（Ａ
Ｄa ）に出力される。その後は前記した図２の場合と同
様にして、第２のＤＭＡ装置（ＤＭＡ２）１３に接続さ
れたメモリＡにデータが書き込まれる。

【００５３】ここでは、第１のＤＭＡ装置（ＤＭＡ１）
１２に接続された入出力装置（Ｉ／Ｏ）１１から、第２
のＤＭＡ装置（ＤＭＡ２）１３に接続されたメモリバス
上のメモリＡへのデータ転送を例に示したが、モードレ
ジスタ（ＭＯＤＥ）２１の設定によって、例えば第２の
ＤＭＡ装置（ＤＭＡ２）１３に接続されたメモリＡか
ら、第３のＤＭＡ装置（ＤＭＡ３）１４に接続されたメ
モリＢへのデータ転送も同様にして実現できる。

【００５４】上記したような本発明の一実施例によるＤ
ＭＡ機構を設けることにより、任意のバス又はポートか
ら、任意のバス又はポートへのデータ転送を容易に実現
できる。又、複数のＤＭＡ装置を協調して動作させるこ
とにより、同じＤＭＡ装置を使って、複数のバスのデー
タ転送を容易に実現できる。

【００５５】

【発明の効果】以上詳記したように本発明によれば、複
数のデータ転送経路それぞれのポートにＤＭＡ装置を有
してなるシステムに於いて、上記各ＤＭＡ装置に、互い
にデータをやりとりするためのデータバスと、データを
やりとりする相手のＤＭＡ装置を規定するプログラミン
グ可能なモードレジスタとを有し、上記モードレジスタ
の設定に従い規定されたＤＭＡ装置との間でハンドシェ
イクを行なう構成としたことにより、任意のＤＭＡ装置
間でのハンドシェイクが可能となり、システム構成を繁
雑にすることなく、データ転送機能及びデータ転送効率
を向上できる。

【図面の簡単な説明】

【図１】本発明の一実施例によるシステムの構成を示す
ブロック図。

【図２】従来のシステム構成を例示するブロック図。

【符号の説明】

１１…入出力装置（Ｉ／Ｏ）、１２…第１のＤＭＡ装置
（ＤＭＡ１）、１３…第２のＤＭＡ装置（ＤＭＡ２）、
１４…第３のＤＭＡ装置（ＤＭＡ３）、２０ａ，２０
ｂ，２０ｃ…コントロールレジスタ（ＣーＲeg）、２１
…モードレジスタ（ＭＯＤＥ）、２２…アドレスポイン
タ（Ａｄｄ）、２３…レングスカウンタ（ＣＯＵＮ
Ｔ）。

Claims

【特許請求の範囲】

【請求項１】複数のデータ転送経路それぞれのポート
にＤＭＡ装置を有してなるシステムに於いて、上記各Ｄ
ＭＡ装置に、互いにデータをやりとりするためのデータ
バスと、データをやりとりする相手のＤＭＡ装置を規定
するプログラミング可能なモードレジスタとを有し、上
記モードレジスタの設定に従い規定されたＤＭＡ装置と
の間でハンドシェイクを行なうことを特徴としたデータ
転送方式。