JPH01185758A - データバス整合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、情報処理装置のデータバス上でデータの論理
的整合をとるためのデータバス整合装置に関する。

「従来の技術」 近年の高性能マイクロプロセッサには、３２ビツトのデ
ータ幅を持つものが多くなっている。−方、このような
マイクロプロセッサを用いたシステムの構成要素のうち
、メモリに関しては半導体ＩＣメモリチップを任意個並
べることにより所望のデータ幅を得ることが容易であり
、マイクロプロセッサに対応したデータ幅を有するもの
が設けられることが多い。しかし、Ｉ１０ポートについ
ては使用する入出力制御用ＬＳＩや接続される入出力装
置による制約から、データ幅が８ビー／　）や１６ビツ
トに限定される場合が多く、各種の入出力装置を有する
システムの場合には、各装置の扱えるデータ幅がまちま
ちであるのが普通である。

そして、このようなマイクロプロセッサとデータ幅の異
なる周辺回路によってシステムを構成する場合、従来は
マイクロプロセッサと個々の装置との間で個別にデータ
バスの整合性をと′って接続するようになっていた。

「発明が解決しようとする課題」 しかしながら、以上のような従来技術では、マイクロプ
ロセッサと個々の装置との間で個別にデータバスの整合
性をとって接続することから、−旦構成したシステムを
組み換えることが困難であり、例えば既存の周辺回路に
対してマイクロプロセッサによるＣＰＵ　（中央処理装
置）部だけを別の種類のものに置き換えて新たなシステ
ムをｉｔしたり、２種のＣＰＵによるマルチＣＰＵの構
成とした場合には、一方のＣＰＵで蓄積されたデータの
論理的構造を他方のＣＰＵに対しても維持しなければな
らず、ソフトウェア上の煩雑な処理が必要となる問題点
があった。

そこで本発明の目的は、ＣＰＵやＤＭＡコントローラ等
のバスマスタとメモリやＩ１０ポート等のバススレーブ
との間でデータバス幅が異なる場合に、ハードウェア的
にその整合をとり、ソフトウェアにおけるデータ整合の
ための負担を解消することができ、さらにバイトの重み
の異なるＣＰＵを用いたマルチＣＰＵシステムあるいは
ＣＰＵ部のみを交換して別システムを構成できるＣＰＵ
置換システムの構成を可能とするデータバス整合装置を
提供することにある。

「課題を解決するための手段」 本発明のデータバス整合装置は、以上のような目的を達
成するため、互いに異なるデータ幅を有スルバスマスタ
とバススレーブとの間に設けられ、所定のデータ幅に分
割されたデータバスを各分割幅毎に開閉するデータバッ
ファ回路部と、バスマスタより出力される信号に基づい
て前記データバッファ回路部を制御し、バスマスタが要
求するバススレーブに適合するデータバスを選択的に開
閉するデータバッファ制御回路部とを具備することを特
徴としている。

「作用」 バスマスタの要求に応じてデータバッファ制御回路部が
データバッファ回路部を制御し、バススレーブに適合す
るデータバスが所定の分割幅単位で開閉され、バスマス
タ側のデータバスとバススレーブ側のデータバスの接、
続状態が切り換えられる。これによって、バスマスタと
所定のバススレーブとの間でデータが再配置され、その
論理的構造を維持しつつデータ幅の整合が行なわれる。

「実施例」 以下実施例につき本発明の詳細な説明する。

第１図は、本発明の一実施例によるデータバス整合装置
１が設けられた情報処理装置の概要を示すブロック回路
図である。なお、図において、アドレスバスや制御バス
等は省略している。

この情報処理装置は、３２ビツトのデータ幅を有するｃ
ｐｕ２、メモリ３およびＩ１０ポート４と、１６ビツト
のデータ幅を有するメモリ５およびＩ１０ポート６と、
８ビツトのデータ幅を有するＩ１０ボート７とを備えて
構成されており、データバス整合装置１によってデータ
幅の小さいメモリ５、Ｉ１０ポート６およびＩ１０ポー
ト７とｃｐｕ２との間のデータの整合をとるようにした
ものである。

すなわちこの実施例では、データバス整合装置１に対し
てＣＰＵ２側にメモリ３およびＩ１０ポート４が配置さ
れ、３２ビツトのデータバスｌＯに接続されており、こ
の反対側にメモリ５．１１０ポート６右よびＩ１０ポー
ト７が配置され、１６ビツトまたは８ビツトのデータバ
ス１１に接続されている。

ＣＰＵ２と同じ幅のデータを扱うメモリ３およびＩ１０
ポート４は、データバス整合装置１によることなく、デ
ータバスｌＯによってＣＰＵ２とのデータの授受を行う
。また、ＣＰＵ２よりデータ幅が小さいメモリ５、Ｉ１
０ポート６およびＩ１０ポート７は、データバス整合装
置１を介してＣＰＵ２とのデータの授受を行うようにな
っている。

データバス整合装置ｌは、データバッファ回路部８とデ
ータバッファ制御回路Ｂ９とを備えて構成され、ＣＰＵ
２により指定されるメモリ５、Ｉ／○ポート６およびＩ
１０ポート７のデータ幅やＣＰＵ２の種類に応じてハー
ドウェア的にデータバスの整合をとり、両者の間でデー
タの再配置を行い、その論理的構造を維持した状態でデ
ータの伝送を制御するようになっている。

データバッファ回路部８は、第２図に示すように、デー
タバス１０．１１をバイト単位で制御する５つのデータ
バッファ回路８ａ〜８ｅを備えたものである。各データ
バッファ回路８ａ〜８ｅは、それぞれトライステートバ
ッファにより構成され、各データバスの開閉および方向
性の制御を行うようになっている。

このうち４７）のデータバッファ回路８ａ〜８ｄは、デ
ータバスＩＯとデータバス１１の間に設けられている。

すなわち、ＣＰＵ２側のデータバス１０は、１バイト幅
のデータバスｌＯａ〜１０ｄに４分割されており、ビッ
ト３１〜２４のデータバス１０ａには第１のデータバッ
ファ回路８ａが接続され、ビット２３〜１６のデータバ
ス１０ｂには第２のデータバッファ回路８ｂが接続され
、ピッ１−１５〜８のデータバスＩＯＣには第３のデー
タバッファ回路８Ｃが接続され、さらにビット７〜０の
データバス１０ｄには第４のデータバッファ回路８ｄが
接続されている。

また、メモリ５およびＩ１０ポート６．７側のデータバ
ス１１は、１バイトのデータ幅を有する２つのデータバ
スｌｌａ、ｌｌｂに分割されている。各データバスｌｌ
ａ、ｌｌｂのうち一方のデータバスｌｌａは、ｌｆｉビ
フトデータの上位バイトすなわちピッ）１５〜８を分担
し、他方のデータバスｌｌｂは、８ビフトデータおよび
１６ビツトデークの下位バイトすなわちビット７から０
を分担するものである。そして、データバスｌｌａには
第１のデータバッファ回路８ａおよび第３・のデータバ
ッファ回路８Ｃが接続されており、データバスｌｌｂに
は第２のデータバッファ回路８ｂおよび第４のデータバ
ッファ回路８ｄが接続されている。

また、第５のデータバッファ回路８ｅは、データバス１
ｌａＳｌｌｂの間に設けられており、これらデータをデ
ータバス１ｌａＳｌｌｂの間のデータの授受を制御する
ようになっている。

このようなデータバッファ回路部８では、例えば伝送さ
れるデータ幅が８耕゛ツトであるときには、ＣＰＬＩ２
のバイトの重みに応じて４つのデータバッファ回路８ａ
〜８ｅのうちのいずれか１つがオンする。そして第１ま
たは第３のデータバッファ回路、８ａまたは８Ｃ１がオ
ンした場合には、同時に第５のデータバッファ回路８ｅ
がオンすることにより、データバス１０ａまたは１０ｃ
とデータバスｔｔｂの間でデータの授受が行われる。ま
た、第２または第４のデータバッファ回路、８ｂまたは
３ｄ、がオンした場合には、そのままデータバス１０ｂ
または１０ｄとデータバスｌｌｂの間でデータの授受が
行なわれる。

また、伝送されるデータ幅が１６ビツトであるときには
、ＣＰＵ２のバイトの重みに応じて、第１および第２の
データバッファ回路８ａ、８ｂまたは第３および第４の
データバッファ回路３ｃ。

８ｄのいずれかの組み合わせがオンすることになる。こ
れによって、データバスｌＯａ、１０ｂまたはデータバ
スＩＯＣ，１０ｄとデータバス１１ａ、ｌｌｂとの間で
データの授受が行なわれる。

一方、データバッファ制御回路部９は、ＣＰＵ２から出
力されるアドレス信号、ストローブ信号、Ｒ／Ｗ信号、
バイトイネーブル信号等を取り込み、これ、ら信号に基
づいて必要なデータバッファ回路だけを選択的にオンす
るものであり、具体的にはデコーダとしての構成を有し
、各信号をデコードすることによって上述のようなデー
タバッファ回路８ａ〜８ｅの制御を行うようになってい
る。

ところで、このようなデータバス整合装置１は、前述し
たように、データ幅の整合だけでなく、伝送されるデー
タの論理的整合性を維持するため、ＣＰＵのバイトの重
みに応じて異なった制御を行うようになっている。

第３図（Ａ）および（Ｂ）は、それぞれバイトの重みの
異なるＣＰＵにおける３２ビツト幅メモリ上のアドレス
とデータとの関係を説明するものである。第３図（Ａ）
に示すＣＰＵにおいては、バイト単位のアドレスが“０
°から“３″に増加する方向でデータが最上位ピッ）　
（ＭＳＢ）を含むバイトから最下位ピッ）　−＜　Ｌ　
Ｓ　Ｂ　）を含むバイトへと順次割り振られている。反
対に第３図（Ｂ）に示すＣＰＵにおいては、アドレスが
”３”かる“０”に減少する方向でデータが最上位ビッ
ト（ＭＳＢ）を含むバイトから最下位ビット（ＬＳＢ）
を含むバイトへと順次割り振られている。

したがって、例えばＣＰＵの置換システムを構成する場
合に、外部記憶装置に格納された既存データをその論理
的整合性を損なうことなく有効に利用するためには、こ
のようなＣＰＵのバイトの重みを考慮してデータバスの
制御を行うことが必要であり、本実施例のデータバス整
合装置ｌでは、例えば第４図（Ａ）および（Ｂ）に示す
制御マトリックスに従って各データバッファ回路８ａ〜
８ｅのオン・オフ制御を行うようになっている。

すなわち、第４図（Ａ）は第３図（Ａ）に示すバイトの
重みを有するＣＰＵに対する制御マトリックスを表わし
ており、第４図（Ｂ）は第３図（Ｂ）に示すバイトの重
みを有するＣＰＵに対する制御マトリックスを表わして
いる。ここで（Ａ）のＣＰＵはモトローラ社Ｍ（，６８
０２０、（Ｂ）のＣＰＵはインテル社１８０３８６の動
作を想定している。なお、第４図中“−”は、その信号
を考慮する必要のないことを表わしている。

この第４図において、いずれのＣＰＵに対する場合にも
、アクセス領域が３２ビツトのデータ幅を有するときに
は全てのデー２８７７１回路８ａ〜８ｅをオフする。

また、アクセス領域が１６ビツトのデータ幅を有すると
きには、バイトの重みを考慮して最上位ビットを含む上
位ワードの伝送を行えるようにするため、第３図（Ａ）
に示すバイトの重みを有するＣＰＵに対しては、第１お
よび第２のデータバッファ回路８ａ、８ｂをオンし、反
対に第３図（Ｂ）に示すバイトの重みを有するＣＰＬＩ
に対しては、第３および第４のデータバッフ′フ回路８
ｃ、８ｄをオンする。

さらに、アクセス領域が８ビツトのデータ幅を有すると
きには、バイトの重みに応じて５つのデータバッファ回
路８ａ〜８、ｅのうちの１つをオンし、このオンしたデ
ータバッファ回路が第１または第３のデータバッファ回
路３ａ、８ｃであるときにのみ第５のデータバッファ回
路８ｅをオンするようになっている。例えば第３図（Ｂ
）に示すバイトの重みを有するＣＰＵにおいて、アドレ
ス″１”に割り当てられたＩ１０ポートにデータの書き
込みを行う場合には、第３および第５のデータバッフフ
回路８ｃ、８ｅがオンされ、また、ＣＰＵから出力され
るＲ／Ｗ信号によりオンされたデータバッファ回路ｇｃ
、３ｅの方向が決定されることになる。

以上のようにして、データ幅の異なるＣＰＵ２とメモリ
５やＩ１０ポート６．７との間におけるデータ幅の整合
とＣＰＵ２のバイトの重みに応じたデータの再配置をハ
ードウェアによって行なうことが可能となり、ソフトウ
ェア上の負担を軽減することができる。

また、以上の実施例では、バスマスタとしてＣＰＵ２の
みを有する場合について説明したが、第５図に示すよう
に、前述の構成に加えて第２のＣＰＵ　ｌ　３やＤＭＡ
コントローラ１２を備えた情報処理装置にも同様に本発
明を適用することができる０すなわちこの例では、３２
ビツトのデータ幅を有するＣＰＵ１３がＣＰＵ２と同じ
側のデータバス１０側に、１６ビツトのデータ幅を有す
るＤＭＡコントローラ１２がＣＰＵ２に対して反対側の
データバス１１側にそれぞれ接続されている。

そしてデータバス整合装置１は、ＣＰＵ２のみの場合と
同様に、ＣＰＵ１３あるいはＤＭＡコントローラ１２か
ら出力されるアドレス信号、ストローブ信号およびＲ／
Ｗ信号等に基づいてデータバス１０．１１を制御する。

この場合、バス調停回路１４によりＣＰＵ２．ＣＰＵ１
３そしてＤ　Ｍ　Ａコントローラ１２の間の調停が行わ
れ、バス調停回路１４は、現在３者のうちのどれがバス
を占有しているかの情報をデータバス整合装置ｌに通知
する。これにより、データバス整合装置ｌは、それぞれ
の−バスマスタに適合した、制御マ）　ＩＪフックス従
って各データバッファのオン・オフ制御を行う。

なお、本発明はこのような実施例に限定されるものでは
なく、例えばＣＰＵやＤＭＡコントロー５以外のバスマ
スタを用いたシステムにも適用し得るものである。また
、実施例では、３２ピツトや１６ビツトのデータ幅を有
するバスマスタを備えたものについて説明したが、これ
以上のデータ幅を有する場合にも同様に適用し得ること
はもちろんである。

「発明の効果」 以上説明したように、本発明によれは、所定のデータ幅
に分割されたデータバスを各分割幅毎に開閉するデータ
バッファ回路部と、このデータバッファ回路部を制御し
てバスマスタが要求するバススレーブに適合するデータ
バスを選択的に開閉するデータバッファ制御回路部とを
有する構成としたことから、バスマスタとバススレーブ
との間でデータバス幅が異なる場合に、ハードウェア的
にその整合をとり、ソフトウェアにおけるデータ整合の
ための負担を解消することができる効果がある。

また、これによってバイトの重みの異なるＣＰＵを用い
たマルチＣＰＵシステムあるいはＣＰＵ置換システムを
構成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の概要を示すブロック回路図
、第２図は同実施例のデータバス整合装置に設けられる
データバッファ回路部の構造を示すブロック回路図、第
３図（Ａ）および（Ｂ）はバイトの重みの異なるＣＰＬ
］におけるアドレスとデータとの関係を示す説明図、第
４図（Ａ）および（Ｂ）はデータバッファ制御回路部に
よるデータバッファ回路部の制御動作の具体例を示す説
明図、第５図は本発明の他の実施例の概要を示すブロッ
ク回路図である。 ｌ・・・・・・データバス整合装置、 ２・・・・・・ｃｐｕ。 ３．５・・・・・・メモリ、 ４．６．７・・・・・・Ｉ１０ポート、８・・・・・・
データバッファ回路部、８ａ〜８ｅ・・・・・・データ
バブファ回路、９・・・・・・データバッファ制御回路
部、１０．１１・・・・・・データバス、 １２・・・・・・ＤＭＡコントローラ。 出　　願　　人 富士ゼロックス株式会社 代　　理　　人

Claims (1)

1. 【特許請求の範囲】 　互いに異なるデータ幅を有するバスマスタとバススレ
   ーブとの間に設けられ、所定のデータ幅に分割されたデ
   ータバスを各分割幅毎に開閉するデータバッファ回路部
   と、 バスマスタより出力される信号に基づいて前記データバ
   ッファ回路部を制御し、バスマスタが要求するバススレ
   ーブに適合するデータバスを選択的に開閉するデータバ
   ッファ制御回路部 とを具備することを特徴とするデータバス整合装置。