JPH06337841A - マルチプル・バスの調停論理のためのシステム及び方法 - Google Patents
マルチプル・バスの調停論理のためのシステム及び方法Info
- Publication number
- JPH06337841A JPH06337841A JP6075769A JP7576994A JPH06337841A JP H06337841 A JPH06337841 A JP H06337841A JP 6075769 A JP6075769 A JP 6075769A JP 7576994 A JP7576994 A JP 7576994A JP H06337841 A JPH06337841 A JP H06337841A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- peripheral
- arbitration
- standard
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
Abstract
(57)【要約】
【目的】 ＰＣＩバス等の高性能バスを有するマルチプ
ルバスのコンピュータ・システムのための調停論理を提
供する。 【構成】 （i）ＣＰＵと、（ii）前記ＣＰＵがシステ
ムメモリに対してデータの読取り及び書込みを行うため
に該ＣＰＵを該システムメモリへ接続する第１のシステ
ム・バスと、（iii）前記ＣＰＵに接続される第２のシ
ステム・バスと、（iv）少なくとも１つの周辺装置を接
続している周辺バスへ前記第２のシステム・バスを接続
するホスト・ブリッジと、(v)複数の標準入出力（Ｉ／
Ｏ）装置を接続している標準Ｉ／Ｏバスへ前記周辺バス
を接続するＩ／Ｏブリッジとを有するコンピュータ・シ
ステムにおける調停方法を備える。
ルバスのコンピュータ・システムのための調停論理を提
供する。 【構成】 （i）ＣＰＵと、（ii）前記ＣＰＵがシステ
ムメモリに対してデータの読取り及び書込みを行うため
に該ＣＰＵを該システムメモリへ接続する第１のシステ
ム・バスと、（iii）前記ＣＰＵに接続される第２のシ
ステム・バスと、（iv）少なくとも１つの周辺装置を接
続している周辺バスへ前記第２のシステム・バスを接続
するホスト・ブリッジと、(v)複数の標準入出力（Ｉ／
Ｏ）装置を接続している標準Ｉ／Ｏバスへ前記周辺バス
を接続するＩ／Ｏブリッジとを有するコンピュータ・シ
ステムにおける調停方法を備える。
Description
【０００１】
【産業上の利用分野】本発明は、広くはコンピュータ・
システムにおける調停（arbitration）機構に関し、特
に、バス・ブリッジ（bus bridge）により互いに接続さ
れた複数のバスからなるコンピュータ・システムのため
の調停論理に関する。
システムにおける調停（arbitration）機構に関し、特
に、バス・ブリッジ（bus bridge）により互いに接続さ
れた複数のバスからなるコンピュータ・システムのため
の調停論理に関する。
【０００２】
【従来の技術】コンピュータ・システムは、通常、複数
のバスを含んでいる。システム内の各バスには装置が接
続されており、それらの装置はそのバスを介して互いに
ローカルに通信する。しかしながら、あるバスに接続さ
れた装置が別のバスに接続された装置に情報を書込んだ
りあるいはその装置から情報を読出したりする必要があ
る場合には、異なるバスを介したシステムワイドな通信
が必要とされる。異なるバス上の装置間におけるシステ
ムワイドな通信を可能にするために、あるバスの通信プ
ロトコルと別のバスの通信プロトコルを適合させるバス
・ツー・バス（bus-to-bus)ブリッジ（インターフェー
ス）が設けられる。
のバスを含んでいる。システム内の各バスには装置が接
続されており、それらの装置はそのバスを介して互いに
ローカルに通信する。しかしながら、あるバスに接続さ
れた装置が別のバスに接続された装置に情報を書込んだ
りあるいはその装置から情報を読出したりする必要があ
る場合には、異なるバスを介したシステムワイドな通信
が必要とされる。異なるバス上の装置間におけるシステ
ムワイドな通信を可能にするために、あるバスの通信プ
ロトコルと別のバスの通信プロトコルを適合させるバス
・ツー・バス（bus-to-bus)ブリッジ（インターフェー
ス）が設けられる。
【０００３】周知のバス・ツー・バス・ブリッジは、例
えば以下の特許出願に記載されている。すなわち、米国
特許出願第８１５９９２号「BUS CONTROL LOGIC FOR CO
MPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米国
特許出願第８１６１８４号「PARITY ERROR DETECTION A
ND RECOVERY」、米国特許出願第８１６２０４号「CHACH
E SNOOPING AND DATA INVALIDATION TECHNIQUE」、米国
特許出願第８１６２０３号「BUS INTERFACE LOGIC FOR
COMPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米
国特許出願第８１６６９１号「BIDIRECTIONAL DATA STO
RAGE FACILITYFOR BUS INTERFACE UNIT」、米国特許出
願第８１６６９３号「BUS INTERFACE FOR CONTROLLING
SPEED OF BUS OPERATION」、米国特許出願第８１６１１
６号「ARBITRATION CONTROL LOGIC FOR COMPUTER SYSTE
M HAVING DUAL BUS ARCHITECTURE」、及び米国特許出願
第８１６６９８号「METHOD AND APPARATUS FOR DETERMI
NING ADDRESS LOCATION AT BUS TO BUS INTERFACE」等
である。これらの出願には、システム内の異なるバスに
接続された装置のシステムワイドな通信を可能にする機
構が記載されている。
えば以下の特許出願に記載されている。すなわち、米国
特許出願第８１５９９２号「BUS CONTROL LOGIC FOR CO
MPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米国
特許出願第８１６１８４号「PARITY ERROR DETECTION A
ND RECOVERY」、米国特許出願第８１６２０４号「CHACH
E SNOOPING AND DATA INVALIDATION TECHNIQUE」、米国
特許出願第８１６２０３号「BUS INTERFACE LOGIC FOR
COMPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米
国特許出願第８１６６９１号「BIDIRECTIONAL DATA STO
RAGE FACILITYFOR BUS INTERFACE UNIT」、米国特許出
願第８１６６９３号「BUS INTERFACE FOR CONTROLLING
SPEED OF BUS OPERATION」、米国特許出願第８１６１１
６号「ARBITRATION CONTROL LOGIC FOR COMPUTER SYSTE
M HAVING DUAL BUS ARCHITECTURE」、及び米国特許出願
第８１６６９８号「METHOD AND APPARATUS FOR DETERMI
NING ADDRESS LOCATION AT BUS TO BUS INTERFACE」等
である。これらの出願には、システム内の異なるバスに
接続された装置のシステムワイドな通信を可能にする機
構が記載されている。
【０００４】マルチプル・バスのコンピュータシステム
内の各バス・ツー・バス・ブリッジは、そのシステム内
の２つのバスを接続するために用いられる。様々な形式
のバスが、所与のコンピュータ・システムを構築するた
めに利用可能である。標準的なＩ／Ｏバスとしては、例
えばＩＳＡバスやマイクロチャネル（MICRO CHANNEL:MC
-A）バスがあり、設置された周辺Ｉ／Ｏ装置をより集中
的で高性能なバスの周りに構築されたシステムへ接続す
るためによく利用される。
内の各バス・ツー・バス・ブリッジは、そのシステム内
の２つのバスを接続するために用いられる。様々な形式
のバスが、所与のコンピュータ・システムを構築するた
めに利用可能である。標準的なＩ／Ｏバスとしては、例
えばＩＳＡバスやマイクロチャネル（MICRO CHANNEL:MC
-A）バスがあり、設置された周辺Ｉ／Ｏ装置をより集中
的で高性能なバスの周りに構築されたシステムへ接続す
るためによく利用される。
【０００５】広く認められつつあるこのような高性能バ
スの１つにＰＣＩ（Peripheral Component Interconnec
t）バスがある。このバスは、比較的短時間の間に大量
のデータ転送を行うことができる。ＰＣＩバスは、３２
ビットのデータラインにより３３ＭＨｚにおいて利用可
能なデータで１２０メガバイト／秒のスループット、最
高１３２メガバイト／秒までの能力がある。ＰＣＩバス
がこの高レベルの性能を得ている要因としては、１つに
はＣＰＵを接続できるシステムバス等の他の高速バスへ
直接連結可能である点が挙げられ、それによってＰＣＩ
バスに接続された装置とそのシステム・バスに接続され
た装置との間の速やかなデータ転送が可能になる。実際
に、あるグラフィクス制御装置などのいくつかの高集積
度の装置は、ＰＣＩバス等の高性能バスを介してシステ
ム・バスに直接連結される必要がある。さらに、ＰＣＩ
バスのアーキテクチャは、これに接続される周辺装置を
動作させるためのいずれの「グルー・ロジック（glue l
ogic）」も必要としない。他のバスについてのグルー・
ロジックは、通常、デコーダ、バッファ又はラッチ等の
付加的ハードウェア要素からなり、それらは周辺装置と
バスとの中間に設置されている。
スの１つにＰＣＩ（Peripheral Component Interconnec
t）バスがある。このバスは、比較的短時間の間に大量
のデータ転送を行うことができる。ＰＣＩバスは、３２
ビットのデータラインにより３３ＭＨｚにおいて利用可
能なデータで１２０メガバイト／秒のスループット、最
高１３２メガバイト／秒までの能力がある。ＰＣＩバス
がこの高レベルの性能を得ている要因としては、１つに
はＣＰＵを接続できるシステムバス等の他の高速バスへ
直接連結可能である点が挙げられ、それによってＰＣＩ
バスに接続された装置とそのシステム・バスに接続され
た装置との間の速やかなデータ転送が可能になる。実際
に、あるグラフィクス制御装置などのいくつかの高集積
度の装置は、ＰＣＩバス等の高性能バスを介してシステ
ム・バスに直接連結される必要がある。さらに、ＰＣＩ
バスのアーキテクチャは、これに接続される周辺装置を
動作させるためのいずれの「グルー・ロジック（glue l
ogic）」も必要としない。他のバスについてのグルー・
ロジックは、通常、デコーダ、バッファ又はラッチ等の
付加的ハードウェア要素からなり、それらは周辺装置と
バスとの中間に設置されている。
【０００６】従来のＰＣＩバスは、３３ＭＨｚの同期ク
ロック信号で動作し、ＰＣＩバス上を伝送されるデータ
のストリングは３２ビット長である。３２ビットのデー
タ・ストリングはダブル・ワード（DWORD）と呼ばれ、
それぞれ８ビットのデータからなる４バイトに分割され
ている。ＰＣＩバスにより運ばれるアドレス情報及びデ
ータ情報は、同じ３２ビット・バス上で多重化されてい
る。多重化することによりアドレス・ラインとデータ・
ラインとを別にする必要性がなくなる。すなわちこのこ
とは、他のバス・アーキテクチャに比べた場合、ＰＣＩ
バス環境で必要な信号の数を低減させることになる。Ｐ
ＣＩバスのアーキテクチャで必要な信号の数は４５乃至
４７であるが、非多重化バスでは通常この倍の数を必要
とする。従って、信号数が低減されるので、ＰＣＩバス
に接続される装置をサポートするために必要な接続ピン
の数もまた相当する数だけ低減される。このようにＰＣ
Ｉアーキテクチャは、特に高い集積度のデスクトップ型
コンピュータ・システムに適している。
ロック信号で動作し、ＰＣＩバス上を伝送されるデータ
のストリングは３２ビット長である。３２ビットのデー
タ・ストリングはダブル・ワード（DWORD）と呼ばれ、
それぞれ８ビットのデータからなる４バイトに分割され
ている。ＰＣＩバスにより運ばれるアドレス情報及びデ
ータ情報は、同じ３２ビット・バス上で多重化されてい
る。多重化することによりアドレス・ラインとデータ・
ラインとを別にする必要性がなくなる。すなわちこのこ
とは、他のバス・アーキテクチャに比べた場合、ＰＣＩ
バス環境で必要な信号の数を低減させることになる。Ｐ
ＣＩバスのアーキテクチャで必要な信号の数は４５乃至
４７であるが、非多重化バスでは通常この倍の数を必要
とする。従って、信号数が低減されるので、ＰＣＩバス
に接続される装置をサポートするために必要な接続ピン
の数もまた相当する数だけ低減される。このようにＰＣ
Ｉアーキテクチャは、特に高い集積度のデスクトップ型
コンピュータ・システムに適している。
【０００７】ＰＣＩバスの構造及び動作についてのさら
に詳細な記述については、例えば、「Peripheral Compo
nent Interconnect (PCI) Revision 2.0 Specificatio
n」,published April 30,1993、「Preliminary PCI Sys
tem Design Guide」, revision 0.6, published Novemb
er 1, 1992及び「Peripheral Component Interconnect
(PCI) Add-inn Board/Connector Addendum」, (Draft)
published 6 November, 1992、並びにPCI Special Inte
rest Groupによるものがある。
に詳細な記述については、例えば、「Peripheral Compo
nent Interconnect (PCI) Revision 2.0 Specificatio
n」,published April 30,1993、「Preliminary PCI Sys
tem Design Guide」, revision 0.6, published Novemb
er 1, 1992及び「Peripheral Component Interconnect
(PCI) Add-inn Board/Connector Addendum」, (Draft)
published 6 November, 1992、並びにPCI Special Inte
rest Groupによるものがある。
【０００８】しかしながら、ＰＣＩバスと標準Ｉ／Ｏバ
スとの間の通信プロトコルが異なる場合、コンピュータ
・システム内でのＰＣＩバスの標準Ｉ／Ｏバスへのイン
ターフェースには問題が多い。例えば、標準Ｉ／Ｏバス
へ接続されたＩ／Ｏ装置とＰＣＩバスに接続されたＰＣ
Ｉ装置との間のシステムワイド（全体的な）調停は、２
つのバスの通信プロトコルが適合しなければ不可能であ
る。現在のところ、ＰＣＩバスの動作と標準Ｉ／Ｏバス
によりサポートされる動作との間のプロトコルの不適合
が、このようなシステムワイドな調停を妨げている。
スとの間の通信プロトコルが異なる場合、コンピュータ
・システム内でのＰＣＩバスの標準Ｉ／Ｏバスへのイン
ターフェースには問題が多い。例えば、標準Ｉ／Ｏバス
へ接続されたＩ／Ｏ装置とＰＣＩバスに接続されたＰＣ
Ｉ装置との間のシステムワイド（全体的な）調停は、２
つのバスの通信プロトコルが適合しなければ不可能であ
る。現在のところ、ＰＣＩバスの動作と標準Ｉ／Ｏバス
によりサポートされる動作との間のプロトコルの不適合
が、このようなシステムワイドな調停を妨げている。
【０００９】
【発明が解決しようとする課題】本発明の目的は、（Ｐ
ＣＩバス等の）高性能バスを有しかつ標準Ｉ／Ｏバスを
サポートするための拡張ブリッジを選択的に付加する能
力を有するコンピュータ・システム内で使用できるシス
テムワイドな調停機構を提供することである。さらに本
発明の目的は、システムが拡張ブリッジを有するか否か
に拘らずそのような調停機構をシステム内で動作可能に
することである。
ＣＩバス等の）高性能バスを有しかつ標準Ｉ／Ｏバスを
サポートするための拡張ブリッジを選択的に付加する能
力を有するコンピュータ・システム内で使用できるシス
テムワイドな調停機構を提供することである。さらに本
発明の目的は、システムが拡張ブリッジを有するか否か
に拘らずそのような調停機構をシステム内で動作可能に
することである。
【００１０】
【課題を解決するための手段】本発明は、マルチプル・
バスのコンピュータ環境のための調停論理を提供する。
この論理は、マルチバス環境において拡張ブリッジ（例
えば、ＩＳＡブリッジやマイクロチャネル・ブリッジ）
が用いられているか否かによらずシステムワイドな調停
を行うのに適している。いずれの場合においてもこの論
理は、バンク調停制御ポイント（ＢＡＣＰ）及び一対の
バンク・アービタ（ＰＣＩ調停制御ポイント（ＰＡＣ
Ｐ）と直接接続調停制御ポイント（ＤＡＣＰ））からな
るシステム調停制御ポイント（ＳＡＣＰ）において実行
される。ＢＡＣＰ（Bank Arbitration Control Point）
は、主ＰＣＩバスの制御のためにＰＡＣＰ（PCI Arbitr
ation Control Point）及びＤＡＣＰ（Direct-attached
Arbitration Control Point） から出される要求間の
調停を行う。
バスのコンピュータ環境のための調停論理を提供する。
この論理は、マルチバス環境において拡張ブリッジ（例
えば、ＩＳＡブリッジやマイクロチャネル・ブリッジ）
が用いられているか否かによらずシステムワイドな調停
を行うのに適している。いずれの場合においてもこの論
理は、バンク調停制御ポイント（ＢＡＣＰ）及び一対の
バンク・アービタ（ＰＣＩ調停制御ポイント（ＰＡＣ
Ｐ）と直接接続調停制御ポイント（ＤＡＣＰ））からな
るシステム調停制御ポイント（ＳＡＣＰ）において実行
される。ＢＡＣＰ（Bank Arbitration Control Point）
は、主ＰＣＩバスの制御のためにＰＡＣＰ（PCI Arbitr
ation Control Point）及びＤＡＣＰ（Direct-attached
Arbitration Control Point） から出される要求間の
調停を行う。
【００１１】システム内に拡張ブリッジをもたない本発
明の実施例においては、ＰＡＣＰが、ＣＰＵ及びＰＣＩ
バスに接続された主ＰＣＩ装置から出される主ＰＣＩバ
ス・アクセス要求を管理する。ＰＣＩ装置は、ＰＡＣＰ
への要求／許可入出力ラインを介してＰＣＩバスへのア
クセス要求を出し、またその許可を受取る。この要求／
許可ラインは、主ＰＣＩ装置とＰＡＣＰとの間の直接接
続である。ＤＡＣＰは、直接接続される内蔵Ｉ／Ｏ制御
装置から出される主ＰＣＩバス要求を処理する。またＩ
／Ｏ制御装置は、制御する周辺Ｉ／Ｏ装置のために調停
を行う。
明の実施例においては、ＰＡＣＰが、ＣＰＵ及びＰＣＩ
バスに接続された主ＰＣＩ装置から出される主ＰＣＩバ
ス・アクセス要求を管理する。ＰＣＩ装置は、ＰＡＣＰ
への要求／許可入出力ラインを介してＰＣＩバスへのア
クセス要求を出し、またその許可を受取る。この要求／
許可ラインは、主ＰＣＩ装置とＰＡＣＰとの間の直接接
続である。ＤＡＣＰは、直接接続される内蔵Ｉ／Ｏ制御
装置から出される主ＰＣＩバス要求を処理する。またＩ
／Ｏ制御装置は、制御する周辺Ｉ／Ｏ装置のために調停
を行う。
【００１２】システム内に拡張ブリッジを有する本発明
の第２の実施例においては、主ＰＣＩ装置とＰＡＣＰと
の間の直接接続が無い。その代りに、標準バス・ブリッ
ジ内に物理的に設置された２次的な調停制御ポイントＰ
ＡＣＰ２が、主ＰＣＩ装置のバス・アクセス要求を受取
る。ＰＡＣＰ２は、接続された主ＰＣＩ装置間を調停
し、１つの要求ラインにより主ＰＡＣＰに対して１つの
バス・アクセス要求を出す。その後ＰＡＣＰは、ＣＰＵ
とＰＡＣＰ２により選択された最優先のＰＣＩ装置との
間の調停を行い、その最優先のＰＣＩ装置のためにＢＡ
ＣＰにたいしてバス要求を出す。
の第２の実施例においては、主ＰＣＩ装置とＰＡＣＰと
の間の直接接続が無い。その代りに、標準バス・ブリッ
ジ内に物理的に設置された２次的な調停制御ポイントＰ
ＡＣＰ２が、主ＰＣＩ装置のバス・アクセス要求を受取
る。ＰＡＣＰ２は、接続された主ＰＣＩ装置間を調停
し、１つの要求ラインにより主ＰＡＣＰに対して１つの
バス・アクセス要求を出す。その後ＰＡＣＰは、ＣＰＵ
とＰＡＣＰ２により選択された最優先のＰＣＩ装置との
間の調停を行い、その最優先のＰＣＩ装置のためにＢＡ
ＣＰにたいしてバス要求を出す。
【００１３】中央調停制御ポイント（ＣＡＣＰ）は、拡
張ブリッジ上に物理的に設置されており、拡張ブリッジ
によりサポートされる標準バスに接続されたＩ／Ｏ装置
の調停を管理する。ＣＡＣＰは最優先のＩ／Ｏ装置を選
択して、この装置のために１つの要求をＤＡＣＰに対し
て出す。ＤＡＣＰは、内蔵Ｉ／Ｏ制御装置により制御さ
れる周辺Ｉ／Ｏ装置と選択された標準バスＩ／Ｏ装置と
の間の調停を行い、最優先装置のためにＢＡＣＰに対し
て１つのバス要求を出す。その後、ＢＡＣＰは、主ＰＣ
Ｉバスの制御のためにＰＡＣＰ及びＤＡＣＰから出され
た要求間の調停を行う。
張ブリッジ上に物理的に設置されており、拡張ブリッジ
によりサポートされる標準バスに接続されたＩ／Ｏ装置
の調停を管理する。ＣＡＣＰは最優先のＩ／Ｏ装置を選
択して、この装置のために１つの要求をＤＡＣＰに対し
て出す。ＤＡＣＰは、内蔵Ｉ／Ｏ制御装置により制御さ
れる周辺Ｉ／Ｏ装置と選択された標準バスＩ／Ｏ装置と
の間の調停を行い、最優先装置のためにＢＡＣＰに対し
て１つのバス要求を出す。その後、ＢＡＣＰは、主ＰＣ
Ｉバスの制御のためにＰＡＣＰ及びＤＡＣＰから出され
た要求間の調停を行う。
【００１４】この第２の実施例では主ＰＣＩ装置とＰＡ
ＣＰとの間に直接接続が存在しないので、従来ＰＣＩ要
求許可信号として用いられていたピンを、ここでは主Ｐ
ＡＣＰと２次的なＰＡＣＰ２との間の通信のために用い
ることができる。これらのピン接続は付加的信号（side
band）として再定義され、主ＰＡＣＰとＤＡＣＰとの間
及び２次的ＰＡＣＰ２と拡張バス上に設置されたＣＡＣ
Ｐとの間の分散調停をサポートするために用いられる。
側帯ラインは、拡張ブリッジとＳＡＣＰとの間を直接接
続し、そして以下の装置を識別する情報を含んでいる。
すなわち（i）ＣＡＣＰを介してＰＣＩバス・アクセス
要求を出している拡張ブリッジによりサポートされる標
準Ｉ／Ｏ装置、及び（ii）ＰＡＣＰ２を介してＰＣＩバ
ス・アクセス要求を出している主ＰＣＩ装置である。こ
の識別情報を与えることにより、ＰＡＣＰとＤＡＣＰは
より公平に以下のそれぞれの間の調停を行うことが可能
になる。すなわち（i）主ＰＣＩ装置とＣＰＵとの間、
及び（ii）拡張ブリッジによりサポートされるＩ／Ｏ装
置と直接接続される周辺Ｉ／Ｏ装置との間である。
ＣＰとの間に直接接続が存在しないので、従来ＰＣＩ要
求許可信号として用いられていたピンを、ここでは主Ｐ
ＡＣＰと２次的なＰＡＣＰ２との間の通信のために用い
ることができる。これらのピン接続は付加的信号（side
band）として再定義され、主ＰＡＣＰとＤＡＣＰとの間
及び２次的ＰＡＣＰ２と拡張バス上に設置されたＣＡＣ
Ｐとの間の分散調停をサポートするために用いられる。
側帯ラインは、拡張ブリッジとＳＡＣＰとの間を直接接
続し、そして以下の装置を識別する情報を含んでいる。
すなわち（i）ＣＡＣＰを介してＰＣＩバス・アクセス
要求を出している拡張ブリッジによりサポートされる標
準Ｉ／Ｏ装置、及び（ii）ＰＡＣＰ２を介してＰＣＩバ
ス・アクセス要求を出している主ＰＣＩ装置である。こ
の識別情報を与えることにより、ＰＡＣＰとＤＡＣＰは
より公平に以下のそれぞれの間の調停を行うことが可能
になる。すなわち（i）主ＰＣＩ装置とＣＰＵとの間、
及び（ii）拡張ブリッジによりサポートされるＩ／Ｏ装
置と直接接続される周辺Ｉ／Ｏ装置との間である。
【００１５】
【実施例】図１乃至図３は、マルチバス情報処理システ
ム１０であり、（i）システム・バス（Ｓ−バス）１６
を介してシステム・バス装置１４へ接続されるプロセッ
サ、キャッシュ及びメモリの複合体１２、及び（ii）主
ＰＣＩバス２２を介してシステム・バス装置の１つであ
る主ＰＣＩホスト・ブリッジ２０に接続される主ＰＣＩ
装置１８から構成されている。図１乃至図３に示された
プロセッサ、キャッシュ及びメモリの複合体１２、シス
テム・バス装置１４、主ＰＣＩ装置１８、及び他の構成
要素については、以下により詳細に記述する。
ム１０であり、（i）システム・バス（Ｓ−バス）１６
を介してシステム・バス装置１４へ接続されるプロセッ
サ、キャッシュ及びメモリの複合体１２、及び（ii）主
ＰＣＩバス２２を介してシステム・バス装置の１つであ
る主ＰＣＩホスト・ブリッジ２０に接続される主ＰＣＩ
装置１８から構成されている。図１乃至図３に示された
プロセッサ、キャッシュ及びメモリの複合体１２、シス
テム・バス装置１４、主ＰＣＩ装置１８、及び他の構成
要素については、以下により詳細に記述する。
【００１６】プロセッサ、キャッシュ及びメモリの複合
体１２は、中央演算処理装置（ＣＰＵ）２４、自己検査
回路２６、デュアルバスメモリ制御装置２８、ＣＰＵキ
ャッシュ３０、及びベースシステムメモリ３２からな
る。好適例におけるＣＰＵ２４は、Ｉｎｔｅｌ，Ｉｎ
ｃ．からｉ４８６TMの製品名で市販されている３２ビッ
トマイクロプロセッサであるが、システム１０は他の形
のＣＰＵ、特に他のｘ８６形のマイクロプロセッサを用
いても実施可能である。自己検査回路２６は、ＣＰＵ２
４の起動時の組込み検査（built-in-self-test：ＢＩＳ
Ｔ）機能を与える。自己検査回路はまた、各システム・
バス装置１４内に組込み可能ないずれの自己検査機能を
も制御する。
体１２は、中央演算処理装置（ＣＰＵ）２４、自己検査
回路２６、デュアルバスメモリ制御装置２８、ＣＰＵキ
ャッシュ３０、及びベースシステムメモリ３２からな
る。好適例におけるＣＰＵ２４は、Ｉｎｔｅｌ，Ｉｎ
ｃ．からｉ４８６TMの製品名で市販されている３２ビッ
トマイクロプロセッサであるが、システム１０は他の形
のＣＰＵ、特に他のｘ８６形のマイクロプロセッサを用
いても実施可能である。自己検査回路２６は、ＣＰＵ２
４の起動時の組込み検査（built-in-self-test：ＢＩＳ
Ｔ）機能を与える。自己検査回路はまた、各システム・
バス装置１４内に組込み可能ないずれの自己検査機能を
も制御する。
【００１７】ＣＰＵ２４は、ＣＰＵローカル・バス３４
により自己検査回路２６及びメモリ制御装置２８へ接続
される。メモリ制御装置２８は、ベースシステムメモリ
・バス３６によりベースシステムメモリ３２へ接続され
る。メモリ制御装置２８は、ベースシステムメモリ・バ
スを介してベースシステムメモリ３２に対する読取り及
び書込み動作を制御する。これらの動作は、ＣＰＵロー
カル・バス３４を介してＣＰＵ２４により開始される
か、又はシステム・バス１６を介してシステム・バス装
置１４により開始される。メモリ制御装置は２つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス３６及びＣＰＵローカル・バス３４を介す
る動作は同時に管理可能である。ＣＰＵローカル・バス
３４、ベースシステムメモリ・バス３６及びシステム・
バスは３２ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パス（図１乃至
図３中の「Ｄ」、「Ａ」及び「Ｃ」）からなる。
により自己検査回路２６及びメモリ制御装置２８へ接続
される。メモリ制御装置２８は、ベースシステムメモリ
・バス３６によりベースシステムメモリ３２へ接続され
る。メモリ制御装置２８は、ベースシステムメモリ・バ
スを介してベースシステムメモリ３２に対する読取り及
び書込み動作を制御する。これらの動作は、ＣＰＵロー
カル・バス３４を介してＣＰＵ２４により開始される
か、又はシステム・バス１６を介してシステム・バス装
置１４により開始される。メモリ制御装置は２つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス３６及びＣＰＵローカル・バス３４を介す
る動作は同時に管理可能である。ＣＰＵローカル・バス
３４、ベースシステムメモリ・バス３６及びシステム・
バスは３２ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パス（図１乃至
図３中の「Ｄ」、「Ａ」及び「Ｃ」）からなる。
【００１８】ベースシステムメモリ３２はシステムワイ
ドな記憶能力を提供し、非インターリーブなメモリ・カ
ード又はインターリーブなメモリ・カードのいずれによ
っても構成することができる。ＣＰＵキャッシュ３０
は、ベースシステムメモリ３２又はシステム１０の外に
設置された拡張メモリのいずれかに入っている情報を短
期間記憶することができる。このような拡張メモリは、
例えば、システムの周辺に接続されたＩ／Ｏ装置に設置
することができる。ＣＰＵキャッシュ３０は、ランダム
アクセスメモリ（ＲＡＭ、図示せず）を有しており、Ｃ
ＰＵ２４により頻繁にアクセスされるベースシステムメ
モリ３２のアドレス場所を一時的に記憶するために用い
られる。ＣＰＵ２４は、ＣＰＵキャッシュ３０内に記憶
された情報に直接アクセスする。一方ベースシステムメ
モリ３２内に記憶された情報へのアクセスはメモリ制御
装置２８により処理されなければならない。
ドな記憶能力を提供し、非インターリーブなメモリ・カ
ード又はインターリーブなメモリ・カードのいずれによ
っても構成することができる。ＣＰＵキャッシュ３０
は、ベースシステムメモリ３２又はシステム１０の外に
設置された拡張メモリのいずれかに入っている情報を短
期間記憶することができる。このような拡張メモリは、
例えば、システムの周辺に接続されたＩ／Ｏ装置に設置
することができる。ＣＰＵキャッシュ３０は、ランダム
アクセスメモリ（ＲＡＭ、図示せず）を有しており、Ｃ
ＰＵ２４により頻繁にアクセスされるベースシステムメ
モリ３２のアドレス場所を一時的に記憶するために用い
られる。ＣＰＵ２４は、ＣＰＵキャッシュ３０内に記憶
された情報に直接アクセスする。一方ベースシステムメ
モリ３２内に記憶された情報へのアクセスはメモリ制御
装置２８により処理されなければならない。
【００１９】ベースシステムメモリ３２への全てのアク
セスは、ベースシステムメモリ・バス３６を介してメモ
リ制御装置２８により制御される。メモリ制御装置はベ
ースシステムメモリ３２へのシステムメモリ・サイクル
を開始する。このサイクルの間、ＣＰＵ２４又はシステ
ム・バス装置１４の中の１つのいずれかが、メモリ制御
装置２８を介してベースシステムメモリへのアクセスを
行う。ＣＰＵ又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているＣＰＵ（ローカル・バス）動作がＩ／
Ｏサイクルであると判断した場合、メモリ制御装置は、
システム・バス装置１４によるアクセスのためにシステ
ム・バス１６上へ情報を伝送する。もしそのＩ／Ｏサイ
クルがシステム・バス装置を目的とする場合、適切なシ
ステム・バス装置がデコード命令によりメモリ制御装置
に対して応答する。もしそのＩ／Ｏ動作が主ＰＣＩ装置
１８を目的とする場合、ＰＣＩホスト・ブリッジ２０が
デコード命令によりメモリ制御装置に対して応答し、適
切な主ＰＣＩ装置に対してＩ／Ｏサイクルを送る。
セスは、ベースシステムメモリ・バス３６を介してメモ
リ制御装置２８により制御される。メモリ制御装置はベ
ースシステムメモリ３２へのシステムメモリ・サイクル
を開始する。このサイクルの間、ＣＰＵ２４又はシステ
ム・バス装置１４の中の１つのいずれかが、メモリ制御
装置２８を介してベースシステムメモリへのアクセスを
行う。ＣＰＵ又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているＣＰＵ（ローカル・バス）動作がＩ／
Ｏサイクルであると判断した場合、メモリ制御装置は、
システム・バス装置１４によるアクセスのためにシステ
ム・バス１６上へ情報を伝送する。もしそのＩ／Ｏサイ
クルがシステム・バス装置を目的とする場合、適切なシ
ステム・バス装置がデコード命令によりメモリ制御装置
に対して応答する。もしそのＩ／Ｏ動作が主ＰＣＩ装置
１８を目的とする場合、ＰＣＩホスト・ブリッジ２０が
デコード命令によりメモリ制御装置に対して応答し、適
切な主ＰＣＩ装置に対してＩ／Ｏサイクルを送る。
【００２０】システム・クロック・モジュール３８は、
システム・バス装置１４のために１つのクロックを与
え、ＣＰＵ２４に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は３３ＭＨｚで動作する。ＣＰＵ２４に与えられる２つ
の信号は、それぞれ３３ＭＨｚ及び６６ＭＨｚで動作す
る。ＣＰＵ２４は、内部では６６ＭＨｚで動作するがＣ
ＰＵローカル・バス３４を介しては３３ＭＨｚで通信す
るために、２つのクロック信号を必要とする。
システム・バス装置１４のために１つのクロックを与
え、ＣＰＵ２４に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は３３ＭＨｚで動作する。ＣＰＵ２４に与えられる２つ
の信号は、それぞれ３３ＭＨｚ及び６６ＭＨｚで動作す
る。ＣＰＵ２４は、内部では６６ＭＨｚで動作するがＣ
ＰＵローカル・バス３４を介しては３３ＭＨｚで通信す
るために、２つのクロック信号を必要とする。
【００２１】プロセッサ、キャッシュ及びメモリの複合
体１２とシステム・バス装置との間の通信は、メモリ制
御装置２８により３２ビットのシステム・バス１６を介
して管理される。図１乃至図３の好適例に示すように、
システム・バスには、直接メモリアクセス（ＤＭＡ）制
御装置４０、システム調停制御ポイント（ＳＡＣＰ）４
２、入出力（Ｉ／Ｏ）制御装置４４、ＰＣＭＣＩＡ制御
装置４６、及びパワー管理制御装置４８もまた接続され
ている。さらに細かいパワー管理制御が望ましい場合
は、パワー管理制御装置４８にパワー管理マイクロ制御
装置５０を任意に接続してもよい。システム・バス１６
上のＤＭＡ制御装置４０とＩ／Ｏ制御装置４４との中間
にバッファ５２が設けられている。しかしながら、図１
乃至図３のように、図示のもの以外の他のシステム・バ
ス装置１４をシステム・バス１６に接続できるように考
慮されている。
体１２とシステム・バス装置との間の通信は、メモリ制
御装置２８により３２ビットのシステム・バス１６を介
して管理される。図１乃至図３の好適例に示すように、
システム・バスには、直接メモリアクセス（ＤＭＡ）制
御装置４０、システム調停制御ポイント（ＳＡＣＰ）４
２、入出力（Ｉ／Ｏ）制御装置４４、ＰＣＭＣＩＡ制御
装置４６、及びパワー管理制御装置４８もまた接続され
ている。さらに細かいパワー管理制御が望ましい場合
は、パワー管理制御装置４８にパワー管理マイクロ制御
装置５０を任意に接続してもよい。システム・バス１６
上のＤＭＡ制御装置４０とＩ／Ｏ制御装置４４との中間
にバッファ５２が設けられている。しかしながら、図１
乃至図３のように、図示のもの以外の他のシステム・バ
ス装置１４をシステム・バス１６に接続できるように考
慮されている。
【００２２】ＰＣＭＣＩＡ制御装置４６は、ＰＣＭＣＩ
Ａカード・スロット５４に直接接続される。周辺Ｉ／Ｏ
装置５６は、バッファ５８によりＰＣＭＣＩＡカード・
スロット５４へ接続される。アドレス・ラッチ５７は、
バッファ５８と周辺Ｉ／Ｏ装置５６との中間に設けられ
る。周辺Ｉ／Ｏ装置５６はＩ／Ｏ制御装置４４により制
御される。Ｉ／Ｏ制御装置には、日時クロック６０及び
ＲＡＭモジュール６２が取付けられる。Ｉ／Ｏ制御装置
４４は、マウス・ポート６４、シリアル・ポート６６、
パラレル・ポート６８及びキーボード・ポート７０を含
む様々なポートをサポートする。
Ａカード・スロット５４に直接接続される。周辺Ｉ／Ｏ
装置５６は、バッファ５８によりＰＣＭＣＩＡカード・
スロット５４へ接続される。アドレス・ラッチ５７は、
バッファ５８と周辺Ｉ／Ｏ装置５６との中間に設けられ
る。周辺Ｉ／Ｏ装置５６はＩ／Ｏ制御装置４４により制
御される。Ｉ／Ｏ制御装置には、日時クロック６０及び
ＲＡＭモジュール６２が取付けられる。Ｉ／Ｏ制御装置
４４は、マウス・ポート６４、シリアル・ポート６６、
パラレル・ポート６８及びキーボード・ポート７０を含
む様々なポートをサポートする。
【００２３】システム・バス１６上のシステム・バス装
置１４をサポートする以外に、システム１０はまた、第
２の高速高バンド幅のバスをもサポートする。それは好
適例では主ＰＣＩバス２２である。システム１０内の主
ＰＣＩ装置１８は、主ＰＣＩバス２２を介して互いに通
信する。主ＰＣＩ装置は、ＣＰＵ、キャッシュ及びメモ
リの複合体１２並びにシステム・バス１６上に常駐する
他のシステム・バス装置１４とＰＣＩホスト・ブリッジ
２０により通信する。ＰＣＩホスト・ブリッジ２０自身
は、システム・バス上に常駐するシステム・バス装置で
ある。そしてＰＣＩホスト・ブリッジ２０は、システム
・バス１６と主ＰＣＩバス２２との間のインターフェー
スの役割をし、これら２つのバス間及びこれら２つのバ
スに接続される周辺装置間の通信に対して効果的手段を
提供する。
置１４をサポートする以外に、システム１０はまた、第
２の高速高バンド幅のバスをもサポートする。それは好
適例では主ＰＣＩバス２２である。システム１０内の主
ＰＣＩ装置１８は、主ＰＣＩバス２２を介して互いに通
信する。主ＰＣＩ装置は、ＣＰＵ、キャッシュ及びメモ
リの複合体１２並びにシステム・バス１６上に常駐する
他のシステム・バス装置１４とＰＣＩホスト・ブリッジ
２０により通信する。ＰＣＩホスト・ブリッジ２０自身
は、システム・バス上に常駐するシステム・バス装置で
ある。そしてＰＣＩホスト・ブリッジ２０は、システム
・バス１６と主ＰＣＩバス２２との間のインターフェー
スの役割をし、これら２つのバス間及びこれら２つのバ
スに接続される周辺装置間の通信に対して効果的手段を
提供する。
【００２４】ＰＣＩホスト・ブリッジ２０は、待ち時間
の短い相互接続機構を可能にし、これを介してＣＰＵ２
４又は他のシステム・バス装置１４が主ＰＣＩ装置１８
又はこれに接続された装置に直接アクセスすることがで
きる。ブリッジ２０はまた、主ＰＣＩ装置又はこれに接
続された装置がベースシステムメモリ３２に対して速や
かにかつ直接アクセスできる高性能パスを提供する。さ
らに、ホスト・ブリッジ２０は、システム・バス１６と
主ＰＣＩバス２２との間のインターフェースを可能にす
るために必要な全てのハードウェアを設けており、それ
によってこれらのバス間でデータを転送することができ
る。
の短い相互接続機構を可能にし、これを介してＣＰＵ２
４又は他のシステム・バス装置１４が主ＰＣＩ装置１８
又はこれに接続された装置に直接アクセスすることがで
きる。ブリッジ２０はまた、主ＰＣＩ装置又はこれに接
続された装置がベースシステムメモリ３２に対して速や
かにかつ直接アクセスできる高性能パスを提供する。さ
らに、ホスト・ブリッジ２０は、システム・バス１６と
主ＰＣＩバス２２との間のインターフェースを可能にす
るために必要な全てのハードウェアを設けており、それ
によってこれらのバス間でデータを転送することができ
る。
【００２５】主ＰＣＩバス２２は、ＰＣＩ互換の様々な
装置をサポートすることができる。図１乃至図３のよう
に、これらの装置には、グラフィクス制御装置７２、シ
リアルＳＣＳＩ（small computer systems interface）
制御装置７４、ＰＣＭＣＩＡ制御装置７６、標準Ｉ／Ｏ
バス（例えば、ＩＳＡ又はマイクロチャネル（ＭＣ−
Ａ））ブリッジ７８（ここでは拡張ブリッジとも称す
る）、及びＰＣＩ２次ブリッジ８０が含まれる。しかし
ながらＰＣＩバスに接続される図１乃至図３に示された
装置は、ＰＣＩバスを実現するシステムの一例にすぎ
ず、従って開示された構成の例であり、いずれにせよ本
発明を限定しようとするものではない。
装置をサポートすることができる。図１乃至図３のよう
に、これらの装置には、グラフィクス制御装置７２、シ
リアルＳＣＳＩ（small computer systems interface）
制御装置７４、ＰＣＭＣＩＡ制御装置７６、標準Ｉ／Ｏ
バス（例えば、ＩＳＡ又はマイクロチャネル（ＭＣ−
Ａ））ブリッジ７８（ここでは拡張ブリッジとも称す
る）、及びＰＣＩ２次ブリッジ８０が含まれる。しかし
ながらＰＣＩバスに接続される図１乃至図３に示された
装置は、ＰＣＩバスを実現するシステムの一例にすぎ
ず、従って開示された構成の例であり、いずれにせよ本
発明を限定しようとするものではない。
【００２６】グラフィクス制御装置７２は、通常、ＶＲ
ＡＭ８２の形でメモリ機能を備えることによりこの中に
ビデオ・フレームをバッファすることができ、そしてＰ
ＣＩバス・アーキテクチャによりサポート可能な周知の
グラフィクス制御チップのいずれをも制御することがで
きる。ＳＣＳＩ制御装置７４は、ＳＣＳＩバスに接続さ
れたＳＣＳＩ装置８４と主ＰＣＩバス２２との間のイン
ターフェースとして働き、そしてＰＣＩバス・アーキテ
クチャによりサポート可能ないずれのＳＣＳＩ装置をも
制御することができる。ＰＣＭＣＩＡ制御装置７６は、
カード・スロット８８に接続されかつこれを制御する。
ＡＭ８２の形でメモリ機能を備えることによりこの中に
ビデオ・フレームをバッファすることができ、そしてＰ
ＣＩバス・アーキテクチャによりサポート可能な周知の
グラフィクス制御チップのいずれをも制御することがで
きる。ＳＣＳＩ制御装置７４は、ＳＣＳＩバスに接続さ
れたＳＣＳＩ装置８４と主ＰＣＩバス２２との間のイン
ターフェースとして働き、そしてＰＣＩバス・アーキテ
クチャによりサポート可能ないずれのＳＣＳＩ装置をも
制御することができる。ＰＣＭＣＩＡ制御装置７６は、
カード・スロット８８に接続されかつこれを制御する。
【００２７】標準バス・ブリッジ７８は、標準バス（例
えば、ＭＣ−ＡバスやＩＳＡバス）９２に接続されたＩ
／Ｏ装置と主ＰＣＩバス２２との間のインターフェース
として働く。２次ＰＣＩ装置９４は、２次ＰＣＩバス９
６を介してＰＣＩ２次ブリッジ８０へ接続されている。
そして、オプションの２次ＰＣＩ装置９４を何台でも２
次ＰＣＩバス９６に接続することが可能である。ＰＣＩ
２次ブリッジ８０は、２次ＰＣＩバス９６に接続された
２次ＰＣＩ装置９４と主ＰＣＩバス２２との間のインタ
ーフェースとして働く。
えば、ＭＣ−ＡバスやＩＳＡバス）９２に接続されたＩ
／Ｏ装置と主ＰＣＩバス２２との間のインターフェース
として働く。２次ＰＣＩ装置９４は、２次ＰＣＩバス９
６を介してＰＣＩ２次ブリッジ８０へ接続されている。
そして、オプションの２次ＰＣＩ装置９４を何台でも２
次ＰＣＩバス９６に接続することが可能である。ＰＣＩ
２次ブリッジ８０は、２次ＰＣＩバス９６に接続された
２次ＰＣＩ装置９４と主ＰＣＩバス２２との間のインタ
ーフェースとして働く。
【００２８】ＤＭＡ制御装置４０、ＰＣＩホスト・ブリ
ッジ２０、及びＩ／Ｏ制御装置４４は、ベースシステム
メモリ３２と周辺Ｉ／Ｏ装置５６上や標準Ｉ／Ｏ装置９
０上の拡張メモリとの間の情報の交換を制御する。ＤＭ
Ａ制御装置４０はまた、ＣＰＵ、キャッシュ及びメモリ
複合体１２のために３つの機能を設けている。第１に、
ＤＭＡ制御装置は、ＤＭＡチャネルを構成するために小
型コンピュータ用のＳＣＢ（subsystem control bloc
k）を用いることにより、プログラムＩ／Ｏモードを不
要にする。第２に、ＤＭＡ制御装置は、遅いＩ／Ｏ拡張
装置と通常それより速いベースシステムメモリ３２との
間の転送を最適化するバッファ機能を備えている。第３
に、ＤＭＡ制御装置は、８チャネル、３２ビットのベー
スシステムメモリへの直接アクセス機能を備えている。
ベースシステムメモリへの直接アクセス機能が稼働して
いる場合、ＤＭＡ制御装置４０は２つのモードのいずれ
かで機能することが可能である。第１の動作モードにお
いては、ＤＭＡ制御装置が、ＣＰＵ２４に対して機能的
にスレーブとなるプログラムされたＩ／Ｏモードで機能
する。第２の動作モードにおいては、ＤＭＡ制御装置自
身が、システム・バス上でマスタとして機能する。
ッジ２０、及びＩ／Ｏ制御装置４４は、ベースシステム
メモリ３２と周辺Ｉ／Ｏ装置５６上や標準Ｉ／Ｏ装置９
０上の拡張メモリとの間の情報の交換を制御する。ＤＭ
Ａ制御装置４０はまた、ＣＰＵ、キャッシュ及びメモリ
複合体１２のために３つの機能を設けている。第１に、
ＤＭＡ制御装置は、ＤＭＡチャネルを構成するために小
型コンピュータ用のＳＣＢ（subsystem control bloc
k）を用いることにより、プログラムＩ／Ｏモードを不
要にする。第２に、ＤＭＡ制御装置は、遅いＩ／Ｏ拡張
装置と通常それより速いベースシステムメモリ３２との
間の転送を最適化するバッファ機能を備えている。第３
に、ＤＭＡ制御装置は、８チャネル、３２ビットのベー
スシステムメモリへの直接アクセス機能を備えている。
ベースシステムメモリへの直接アクセス機能が稼働して
いる場合、ＤＭＡ制御装置４０は２つのモードのいずれ
かで機能することが可能である。第１の動作モードにお
いては、ＤＭＡ制御装置が、ＣＰＵ２４に対して機能的
にスレーブとなるプログラムされたＩ／Ｏモードで機能
する。第２の動作モードにおいては、ＤＭＡ制御装置自
身が、システム・バス上でマスタとして機能する。
【００２９】ＤＭＡ制御装置４０は、常に第三者のバス
・マスタとして機能する。つまり、データのソースにも
宛先にもならないが、ソース・エンティティ（装置）と
宛先エンティティ（装置）との間でデータを転送するた
めの手段を提供する。図ではシステム・バス上に常駐し
ているように示されているが、ＤＭＡ制御装置がシステ
ム・バス上に常駐する必要はない。ＤＭＡ制御装置は、
通常、メモリからＩ／Ｏ装置への、またＩ／Ｏ装置から
メモリへの、さらにメモリからメモリへのデータ・トラ
ンザクションを管理する。このメモリは、ベースシステ
ムメモリ３２でも、周辺Ｉ／Ｏ装置５６上や標準Ｉ／Ｏ
装置９０上の周辺メモリでもよい。
・マスタとして機能する。つまり、データのソースにも
宛先にもならないが、ソース・エンティティ（装置）と
宛先エンティティ（装置）との間でデータを転送するた
めの手段を提供する。図ではシステム・バス上に常駐し
ているように示されているが、ＤＭＡ制御装置がシステ
ム・バス上に常駐する必要はない。ＤＭＡ制御装置は、
通常、メモリからＩ／Ｏ装置への、またＩ／Ｏ装置から
メモリへの、さらにメモリからメモリへのデータ・トラ
ンザクションを管理する。このメモリは、ベースシステ
ムメモリ３２でも、周辺Ｉ／Ｏ装置５６上や標準Ｉ／Ｏ
装置９０上の周辺メモリでもよい。
【００３０】標準バス（例えば、ＩＳＡバスやＭＣ−Ａ
バス）９２上に常駐する標準Ｉ／Ｏ装置９０は、８ビッ
ト形の装置でも、１６ビット形の装置でも、３２ビット
形の装置でもよい。本発明によるＰＣＩホスト・ブリッ
ジ２０及びシステム調停制御ポイント（ＳＡＣＰ）４２
の設計は、（i）ＣＰＵ２４、（ii）主ＰＣＩバス２２
上に常駐する主ＰＣＩ装置１８、（iii）標準Ｉ／Ｏバ
ス９２上に常駐する標準Ｉ／Ｏ装置９０、及び（iv）Ｉ
／Ｏ制御装置４４により制御される周辺Ｉ／Ｏ装置５６
をシステムワイドに、同時に調停することを可能にす
る。ＳＡＣＰ４２は、標準Ｉ／Ｏ装置９０、ＣＰＵ２
４、主ＰＣＩ装置１８、及び周辺Ｉ／Ｏ装置５６のため
の主アービタとして機能する。
バス）９２上に常駐する標準Ｉ／Ｏ装置９０は、８ビッ
ト形の装置でも、１６ビット形の装置でも、３２ビット
形の装置でもよい。本発明によるＰＣＩホスト・ブリッ
ジ２０及びシステム調停制御ポイント（ＳＡＣＰ）４２
の設計は、（i）ＣＰＵ２４、（ii）主ＰＣＩバス２２
上に常駐する主ＰＣＩ装置１８、（iii）標準Ｉ／Ｏバ
ス９２上に常駐する標準Ｉ／Ｏ装置９０、及び（iv）Ｉ
／Ｏ制御装置４４により制御される周辺Ｉ／Ｏ装置５６
をシステムワイドに、同時に調停することを可能にす
る。ＳＡＣＰ４２は、標準Ｉ／Ｏ装置９０、ＣＰＵ２
４、主ＰＣＩ装置１８、及び周辺Ｉ／Ｏ装置５６のため
の主アービタとして機能する。
【００３１】図４乃至図６及び図７乃至図１０は、ＳＡ
ＣＰ４２の実施態様のブロック図である。図４乃至図６
は、図１乃至図３に示されたシステムが主ＰＣＩバス２
２に接続された標準バス・ブリッジ７８を含まない場合
に用いられるシステム調停制御ポイントの実施例のブロ
ック図である。図７乃至図１０は、図１乃至図３に示さ
れたシステムが主ＰＣＩバス２２に接続された標準バス
・ブリッジ７８を含む場合に用いられるシステム調停制
御ポイントの第２の実施例のブロック図である。
ＣＰ４２の実施態様のブロック図である。図４乃至図６
は、図１乃至図３に示されたシステムが主ＰＣＩバス２
２に接続された標準バス・ブリッジ７８を含まない場合
に用いられるシステム調停制御ポイントの実施例のブロ
ック図である。図７乃至図１０は、図１乃至図３に示さ
れたシステムが主ＰＣＩバス２２に接続された標準バス
・ブリッジ７８を含む場合に用いられるシステム調停制
御ポイントの第２の実施例のブロック図である。
【００３２】まず、図４乃至図６を参照すると、標準バ
ス・ブリッジ７８がない場合に用いられるＳＡＣＰ４２
の実施態様は、バンク調停制御ポイント（ＢＡＣＰ）１
００、ＰＣＩ調停制御ポイント（ＰＡＣＰ）１０２、及
び直接接続調停制御ポイント（ＤＡＣＰ）１０４からな
る。ＢＡＣＰ１００は、ＰＡＣＰ１０２とＤＡＣＰ１０
４とによる主ＰＣＩバス２２の制御のための要求の間の
調停を行う。ＰＡＣＰ１０２は、ＣＰＵ２４と主ＰＣＩ
装置１８とから出された主ＰＣＩバスへのアクセス要求
（まとめて、「ＢＡＮＫ０要求」と称する）を管理す
る。ＤＡＣＰ１０４は、Ｉ／Ｏ制御装置４４が制御する
周辺Ｉ／Ｏ装置５６のために出した主ＰＣＩバス要求を
制御する。後に図７乃至図１０を参照して説明するが、
主ＰＣＩバス２２に接続された標準バス・ブリッジ７８
を含むシステムにおいては、ＤＡＣＰ１０４は、標準バ
ス・ブリッジ７８が接続している標準Ｉ／Ｏ装置９０の
ために出した主ＰＣＩバスへのアクセス要求もまた管理
する。
ス・ブリッジ７８がない場合に用いられるＳＡＣＰ４２
の実施態様は、バンク調停制御ポイント（ＢＡＣＰ）１
００、ＰＣＩ調停制御ポイント（ＰＡＣＰ）１０２、及
び直接接続調停制御ポイント（ＤＡＣＰ）１０４からな
る。ＢＡＣＰ１００は、ＰＡＣＰ１０２とＤＡＣＰ１０
４とによる主ＰＣＩバス２２の制御のための要求の間の
調停を行う。ＰＡＣＰ１０２は、ＣＰＵ２４と主ＰＣＩ
装置１８とから出された主ＰＣＩバスへのアクセス要求
（まとめて、「ＢＡＮＫ０要求」と称する）を管理す
る。ＤＡＣＰ１０４は、Ｉ／Ｏ制御装置４４が制御する
周辺Ｉ／Ｏ装置５６のために出した主ＰＣＩバス要求を
制御する。後に図７乃至図１０を参照して説明するが、
主ＰＣＩバス２２に接続された標準バス・ブリッジ７８
を含むシステムにおいては、ＤＡＣＰ１０４は、標準バ
ス・ブリッジ７８が接続している標準Ｉ／Ｏ装置９０の
ために出した主ＰＣＩバスへのアクセス要求もまた管理
する。
【００３３】標準バス・ブリッジ７８及びＩ／Ｏ制御装
置４４及びＤＭＡ制御装置４０により出された主ＰＣＩ
バス要求は、以降まとめて「ＢＡＮＫ１要求」と称す
る。ＰＡＣＰ１０２及びＤＡＣＰ１０４により出された
主ＰＣＩバスへのアクセス要求を管理することに加え
て、ＢＡＣＰ１００は、ＰＣＩ２次ブリッジ８０が接続
している２次ＰＣＩ装置のために出す主ＰＣＩバス要求
（まとめて、「ＢＡＮＫ２要求」と称する）を処理する
ようにもなっている。本発明では、図４乃至図６及び図
７乃至図１０に示したもの（ＰＡＣＰ１０２、ＤＡＣＰ
１０４及びＰＣＩ２次ブリッジ８０）以外のバンク・ア
ービタを含めるためのさらなる拡張が考慮されている。
もしシステム内に他の２次ＰＣＩブリッジが、ＰＣＩバ
ス２２に接続された多層構造で含まれる場合、これらの
他の２次ＰＣＩブリッジ自身は、接続された装置の間で
調停を実行してからＢＡＣＰ１００に対して「ＢＡＮＫ
Ｎ要求」を出すことになる。
置４４及びＤＭＡ制御装置４０により出された主ＰＣＩ
バス要求は、以降まとめて「ＢＡＮＫ１要求」と称す
る。ＰＡＣＰ１０２及びＤＡＣＰ１０４により出された
主ＰＣＩバスへのアクセス要求を管理することに加え
て、ＢＡＣＰ１００は、ＰＣＩ２次ブリッジ８０が接続
している２次ＰＣＩ装置のために出す主ＰＣＩバス要求
（まとめて、「ＢＡＮＫ２要求」と称する）を処理する
ようにもなっている。本発明では、図４乃至図６及び図
７乃至図１０に示したもの（ＰＡＣＰ１０２、ＤＡＣＰ
１０４及びＰＣＩ２次ブリッジ８０）以外のバンク・ア
ービタを含めるためのさらなる拡張が考慮されている。
もしシステム内に他の２次ＰＣＩブリッジが、ＰＣＩバ
ス２２に接続された多層構造で含まれる場合、これらの
他の２次ＰＣＩブリッジ自身は、接続された装置の間で
調停を実行してからＢＡＣＰ１００に対して「ＢＡＮＫ
Ｎ要求」を出すことになる。
【００３４】上記の階層的アーキテクチャは、システム
１０において、（i）ＣＰＵと主ＰＣＩ装置との間の調
停が、（ii）Ｉ／Ｏ制御装置により制御される周辺Ｉ／
Ｏ装置と標準バス・ブリッジ７８（存在する場合）に接
続される標準Ｉ／Ｏ装置との間の調停とは独立に管理さ
れる調停方法を可能にする。ＰＡＣＰ１０２は、ＰＡＣ
Ｐ１０２上の５本のピンを介して５台までのＰＣＩ装置
１８及びＣＰＵ２４からＰＣＩバス２２へのアクセス要
求を直接受信する。５台のＰＣＩ装置は、ＰＡＣＰ上の
５本の要求／許可ピンを用いてそれらの要求を出す。す
なわち、ＲＥＱ０＃からＲＥＱ４＃である（ここでは、
記号「＃」は負のアクティブ信号を示すために用い
る）。ＰＣＩ装置は、許可ラインＧＮＴ０＃からＧＮＴ
４＃を介して主ＰＣＩバス２２へのアクセスを許可され
る。要求ライン及び許可ラインは、主ＰＣＩ装置１８と
ＰＡＣＰ１０２との間の直接接続である。
１０において、（i）ＣＰＵと主ＰＣＩ装置との間の調
停が、（ii）Ｉ／Ｏ制御装置により制御される周辺Ｉ／
Ｏ装置と標準バス・ブリッジ７８（存在する場合）に接
続される標準Ｉ／Ｏ装置との間の調停とは独立に管理さ
れる調停方法を可能にする。ＰＡＣＰ１０２は、ＰＡＣ
Ｐ１０２上の５本のピンを介して５台までのＰＣＩ装置
１８及びＣＰＵ２４からＰＣＩバス２２へのアクセス要
求を直接受信する。５台のＰＣＩ装置は、ＰＡＣＰ上の
５本の要求／許可ピンを用いてそれらの要求を出す。す
なわち、ＲＥＱ０＃からＲＥＱ４＃である（ここでは、
記号「＃」は負のアクティブ信号を示すために用い
る）。ＰＣＩ装置は、許可ラインＧＮＴ０＃からＧＮＴ
４＃を介して主ＰＣＩバス２２へのアクセスを許可され
る。要求ライン及び許可ラインは、主ＰＣＩ装置１８と
ＰＡＣＰ１０２との間の直接接続である。
【００３５】ＣＰＵ２４はメモリ制御装置２８を介して
ベースシステムメモリへアクセスするが、もしＣＰＵ２
４が主ＰＣＩバス２２へのアクセスを要求するならば、
ＣＰＵ２４は、主ＰＣＩ装置１８により出された同様の
要求と競合しなければならない。一旦ＣＰＵ２４がシス
テム・バス１６の制御を獲得すると、ＰＣＩホスト・ブ
リッジは、ＰＣＩバスとシステム・バスとの間のバス・
マスタ・インターフェースを提供し、そしてＣＰＵ２４
に対してＰＣＩマスタとなる。ＰＣＩホスト・ブリッジ
は、調停は行わないけれども、プロトコル変換、バッフ
ァ、システム・バスとＰＣＩバストの間の速度調整を行
う。
ベースシステムメモリへアクセスするが、もしＣＰＵ２
４が主ＰＣＩバス２２へのアクセスを要求するならば、
ＣＰＵ２４は、主ＰＣＩ装置１８により出された同様の
要求と競合しなければならない。一旦ＣＰＵ２４がシス
テム・バス１６の制御を獲得すると、ＰＣＩホスト・ブ
リッジは、ＰＣＩバスとシステム・バスとの間のバス・
マスタ・インターフェースを提供し、そしてＣＰＵ２４
に対してＰＣＩマスタとなる。ＰＣＩホスト・ブリッジ
は、調停は行わないけれども、プロトコル変換、バッフ
ァ、システム・バスとＰＣＩバストの間の速度調整を行
う。
【００３６】図１乃至図３に示した本発明の実施例で
は、デュアルバスメモリ制御装置２８が、ＣＰＵ２４の
ために直接ＰＡＣＰ１０２に接続されている。ＣＰＵ２
４についての主ＰＣＩバスへのアクセス要求は、要求ラ
インＢＲＥＱ上のＰＡＣＰ１０２へ出され、これはＰＡ
ＣＰへの割込み信号として（ｉ４８６形のプロセッサに
おいて通常）用いられる。デュアルバスメモリ制御装置
２８は、デュアルバスメモリ制御装置２８とＰＡＣＰ１
０２との間で専用ラインＨＯＬＤ及びＨＬＤＡを介して
ホールド／ホールド肯定応答（hold/hold ack）プロト
コルを用いる。ＣＰＵがｉ４８６アーキテクチャではな
いシステムの例では、ＰＡＣＰとＣＰＵとのインターフ
ェースが未知であるので、ＰＡＣＰは、ｉ４８６用のＢ
ＲＥＱ、ＨＯＬＤ、ＨＬＤＡに加えてＰＣＩ要求／許可
ハンドシェイク（ＣＰＵＲＥＱ＃及びＣＰＵＧＮＴ＃）
をもサポートしなければならない。従って、ＣＰＵ２４
と各ＰＣＩ装置の双方のためにデュアルバスメモリ制御
装置２８は、ＰＡＣＰ１０２との調停要求信号及び許可
信号のための直接接続を有する。
は、デュアルバスメモリ制御装置２８が、ＣＰＵ２４の
ために直接ＰＡＣＰ１０２に接続されている。ＣＰＵ２
４についての主ＰＣＩバスへのアクセス要求は、要求ラ
インＢＲＥＱ上のＰＡＣＰ１０２へ出され、これはＰＡ
ＣＰへの割込み信号として（ｉ４８６形のプロセッサに
おいて通常）用いられる。デュアルバスメモリ制御装置
２８は、デュアルバスメモリ制御装置２８とＰＡＣＰ１
０２との間で専用ラインＨＯＬＤ及びＨＬＤＡを介して
ホールド／ホールド肯定応答（hold/hold ack）プロト
コルを用いる。ＣＰＵがｉ４８６アーキテクチャではな
いシステムの例では、ＰＡＣＰとＣＰＵとのインターフ
ェースが未知であるので、ＰＡＣＰは、ｉ４８６用のＢ
ＲＥＱ、ＨＯＬＤ、ＨＬＤＡに加えてＰＣＩ要求／許可
ハンドシェイク（ＣＰＵＲＥＱ＃及びＣＰＵＧＮＴ＃）
をもサポートしなければならない。従って、ＣＰＵ２４
と各ＰＣＩ装置の双方のためにデュアルバスメモリ制御
装置２８は、ＰＡＣＰ１０２との調停要求信号及び許可
信号のための直接接続を有する。
【００３７】主ＰＣＩ装置１８とデュアルバスメモリ制
御装置２８との間の保留要求は、２つの異なる方法でＰ
ＡＣＰ１０２により処理される。ＰＡＣＰ１０２は、複
数の調停アルゴリズムを処理することができる。これ
は、ＰＡＣＰのＲＥＱ又はＧＮＴ毎にプログラム可能な
ＡＲＢＩＤ及びフェアネス（fairness）ビットを与える
ことにより実行される。第１の方法は、ラウンド・ロビ
ン方式によりＰＡＣＰが、順次、保留要求を与えるもの
である。第２の方法は、固定された優先順序で要求を管
理するものである。この第２の方法は、調停優先順序が
各主ＰＣＩ装置１８及びＣＰＵ２４に対して割当てられ
ている場合に可能である。特に、ＣＰＵの要求ラインＢ
ＲＥＱ／ＣＰＵＲＥＱ＃及び主ＰＣＩ装置の要求ライン
ＲＥＱ０＃乃至ＲＥＱ４＃は、プログラム可能な優先レ
ベルを有している。この優先レベルは、保有するＰＣＩ
装置のバンド幅に基づいて決めてもよい。例えば、バン
ド幅が高くバッファ能力の低いＰＣＩ装置は、バンド幅
が低くバッファ能力の高い装置よりも早い調停優先順位
を割当てられるべきである。
御装置２８との間の保留要求は、２つの異なる方法でＰ
ＡＣＰ１０２により処理される。ＰＡＣＰ１０２は、複
数の調停アルゴリズムを処理することができる。これ
は、ＰＡＣＰのＲＥＱ又はＧＮＴ毎にプログラム可能な
ＡＲＢＩＤ及びフェアネス（fairness）ビットを与える
ことにより実行される。第１の方法は、ラウンド・ロビ
ン方式によりＰＡＣＰが、順次、保留要求を与えるもの
である。第２の方法は、固定された優先順序で要求を管
理するものである。この第２の方法は、調停優先順序が
各主ＰＣＩ装置１８及びＣＰＵ２４に対して割当てられ
ている場合に可能である。特に、ＣＰＵの要求ラインＢ
ＲＥＱ／ＣＰＵＲＥＱ＃及び主ＰＣＩ装置の要求ライン
ＲＥＱ０＃乃至ＲＥＱ４＃は、プログラム可能な優先レ
ベルを有している。この優先レベルは、保有するＰＣＩ
装置のバンド幅に基づいて決めてもよい。例えば、バン
ド幅が高くバッファ能力の低いＰＣＩ装置は、バンド幅
が低くバッファ能力の高い装置よりも早い調停優先順位
を割当てられるべきである。
【００３８】いずれの方法と採るかに拘らずＰＡＣＰ１
０２は、ＰＣＩ装置及びＣＰＵの要求の間で調停し、Ｐ
ＣＩ装置またはＣＰＵのいずれが優先権を有しているか
を判断し、１つの装置の要求をラインＢＡＮＫ０＿ＲＥ
Ｑ＃上のＢＡＣＰへ送る。他のバンク・アービタ（ＢＡ
ＮＫ１＿ＲＥＱ＃、ＢＡＮＫ２＿ＲＥＱ＃等）により出
される要求についても同様である。主ＰＣＩバス２２へ
のアクセスは、ＢＡＣＰ（ＢＡＮＫ０＿ＧＮＴ＃、ＢＡ
ＮＫ１＿ＧＮＴ＃、ＢＡＮＫ２＿ＧＮＴ＃等）により許
可ライン出力を介して選択された装置に許可される。
０２は、ＰＣＩ装置及びＣＰＵの要求の間で調停し、Ｐ
ＣＩ装置またはＣＰＵのいずれが優先権を有しているか
を判断し、１つの装置の要求をラインＢＡＮＫ０＿ＲＥ
Ｑ＃上のＢＡＣＰへ送る。他のバンク・アービタ（ＢＡ
ＮＫ１＿ＲＥＱ＃、ＢＡＮＫ２＿ＲＥＱ＃等）により出
される要求についても同様である。主ＰＣＩバス２２へ
のアクセスは、ＢＡＣＰ（ＢＡＮＫ０＿ＧＮＴ＃、ＢＡ
ＮＫ１＿ＧＮＴ＃、ＢＡＮＫ２＿ＧＮＴ＃等）により許
可ライン出力を介して選択された装置に許可される。
【００３９】ＤＡＣＰ１０４は、（標準バス・ブリッジ
７８を用いないシステム例において）Ｉ／Ｏ制御装置４
４により制御される周辺Ｉ／Ｏ装置５６の間、又は標準
バス・ブリッジ７８がシステムに含まれる場合に周辺装
置Ｉ／Ｏ装置５６と標準バス・ブリッジ７８に接続され
る標準Ｉ／Ｏ装置９０との間を調停することを請負う。
周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９０は、マイク
ロチャネル（ＭＣ−Ａ）・アーキテクチャ又はＩＳＡア
ーキテクチャのいずれと互換であってもよい。図４乃至
図６及び図７乃至図１０に示すように、ＤＡＣＰ１０４
が応答する制御信号は、ＭＣ−Ａアーキテクチャに対応
する。ＤＡＣＰを、ＩＳＡ形の制御信号に応答する態様
とすることも可能であるが、ＭＣ−Ａにおける調停の方
がより強力でフレキシブルな調停手段を与える。
７８を用いないシステム例において）Ｉ／Ｏ制御装置４
４により制御される周辺Ｉ／Ｏ装置５６の間、又は標準
バス・ブリッジ７８がシステムに含まれる場合に周辺装
置Ｉ／Ｏ装置５６と標準バス・ブリッジ７８に接続され
る標準Ｉ／Ｏ装置９０との間を調停することを請負う。
周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９０は、マイク
ロチャネル（ＭＣ−Ａ）・アーキテクチャ又はＩＳＡア
ーキテクチャのいずれと互換であってもよい。図４乃至
図６及び図７乃至図１０に示すように、ＤＡＣＰ１０４
が応答する制御信号は、ＭＣ−Ａアーキテクチャに対応
する。ＤＡＣＰを、ＩＳＡ形の制御信号に応答する態様
とすることも可能であるが、ＭＣ−Ａにおける調停の方
がより強力でフレキシブルな調停手段を与える。
【００４０】続いて図４乃至図６（標準バス・ブリッジ
７８がない場合）を参照すると、ＤＡＣＰ１０４は、直
接接続ＭＣ−Ａ装置サポート１０６と示された部分にお
いて周辺Ｉ／Ｏ装置５６のためにＩ／Ｏ制御装置４４か
ら主ＰＣＩバスへのアクセス要求を受信する。これらの
要求は、ラインＤＰＲＥＥＭＰＴＩＮ＃を介して行われ
る。ＤＡＣＰ１０４の直接接続ＭＣ−Ａ装置サポート部
分１０６は、主ＰＣＩバス２２へのアクセスが競合して
いる周辺Ｉ／Ｏ装置５６間の調停を行いながら、調停サ
イクルと許容サイクルとの間を交代する。ラインＤＡＲ
ＢＧＮＴ＃の状態は、直接接続ＭＣ−Ａ装置サポート部
分１０６が調停サイクル又は許可サイクルのいずれにあ
るかを示す。バス・アクセス要求は、ラインＤＰＲＥＥ
ＭＰＴＯＵＴ＃を介して管理される。出力ＤＰＲＥＥＭ
ＰＴＯＵＴ＃及び入力ＤＰＲＥＥＭＰＴＩＮ＃が、ＭＣ
−Ａプロトコルを構成する。しかしながら、最短でも２
００ナノ秒を必要とするＭＣ−Ａプロトコルではなく、
ＤＡＣＰは、直接接続装置調停サイクルをちょうど２周
期のクロックで完了することが可能な高速シリアル・ア
ービタを利用する。直接接続ＭＣ−Ａ装置サポート部分
１０６の他の入出力信号ラインについては、図７乃至図
１０の説明において記述する。図４乃至図６のＤＡＣＰ
１０４に入出する信号ラインＢＲＩＤＧＥ＿ＲＥＱ＃、
ＢＲＩＤＧＥ＿ＧＮＴ＃、及びＢＲＩＤＧＥ＿ＳＩＤＥ
ＢＡＮＤは、標準バス・ブリッジ７８がないのでディス
エーブル状態（disabled）である。
７８がない場合）を参照すると、ＤＡＣＰ１０４は、直
接接続ＭＣ−Ａ装置サポート１０６と示された部分にお
いて周辺Ｉ／Ｏ装置５６のためにＩ／Ｏ制御装置４４か
ら主ＰＣＩバスへのアクセス要求を受信する。これらの
要求は、ラインＤＰＲＥＥＭＰＴＩＮ＃を介して行われ
る。ＤＡＣＰ１０４の直接接続ＭＣ−Ａ装置サポート部
分１０６は、主ＰＣＩバス２２へのアクセスが競合して
いる周辺Ｉ／Ｏ装置５６間の調停を行いながら、調停サ
イクルと許容サイクルとの間を交代する。ラインＤＡＲ
ＢＧＮＴ＃の状態は、直接接続ＭＣ−Ａ装置サポート部
分１０６が調停サイクル又は許可サイクルのいずれにあ
るかを示す。バス・アクセス要求は、ラインＤＰＲＥＥ
ＭＰＴＯＵＴ＃を介して管理される。出力ＤＰＲＥＥＭ
ＰＴＯＵＴ＃及び入力ＤＰＲＥＥＭＰＴＩＮ＃が、ＭＣ
−Ａプロトコルを構成する。しかしながら、最短でも２
００ナノ秒を必要とするＭＣ−Ａプロトコルではなく、
ＤＡＣＰは、直接接続装置調停サイクルをちょうど２周
期のクロックで完了することが可能な高速シリアル・ア
ービタを利用する。直接接続ＭＣ−Ａ装置サポート部分
１０６の他の入出力信号ラインについては、図７乃至図
１０の説明において記述する。図４乃至図６のＤＡＣＰ
１０４に入出する信号ラインＢＲＩＤＧＥ＿ＲＥＱ＃、
ＢＲＩＤＧＥ＿ＧＮＴ＃、及びＢＲＩＤＧＥ＿ＳＩＤＥ
ＢＡＮＤは、標準バス・ブリッジ７８がないのでディス
エーブル状態（disabled）である。
【００４１】これに対して図７乃至図１０では、システ
ム１０が、主ＰＣＩバス２２に接続される標準バス（拡
張）ブリッジ７８を有している。この実施例ではＤＡＣ
Ｐ１０４が、Ｉ／Ｏ制御装置４４により制御される周辺
Ｉ／Ｏ装置５６と標準バス・ブリッジ７８によりサポー
トされる標準Ｉ／Ｏバス９２に接続される標準Ｉ／Ｏ装
置９０との間の調停を行う。これらの装置の各々は主Ｐ
ＣＩバス２２へのアクセスを求めて競合している。前述
のように、周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９０
は、ＭＣ−Ａ互換かＩＳＡ互換のいずれかである。
ム１０が、主ＰＣＩバス２２に接続される標準バス（拡
張）ブリッジ７８を有している。この実施例ではＤＡＣ
Ｐ１０４が、Ｉ／Ｏ制御装置４４により制御される周辺
Ｉ／Ｏ装置５６と標準バス・ブリッジ７８によりサポー
トされる標準Ｉ／Ｏバス９２に接続される標準Ｉ／Ｏ装
置９０との間の調停を行う。これらの装置の各々は主Ｐ
ＣＩバス２２へのアクセスを求めて競合している。前述
のように、周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９０
は、ＭＣ−Ａ互換かＩＳＡ互換のいずれかである。
【００４２】５組の要求／許可の対、ＲＥＱ０＃／ＧＮ
Ｔ０＃乃至ＲＥＱ４＃／ＧＮＴ４＃は、ここでも主ＰＣ
Ｉ装置１８によりＰＣＩバス２２へのアクセス要求及び
許可のために用いられる。しかしながらこれらの要求／
許可ラインは、ＰＡＣＰ１０２へではなく２次ＰＣＩ調
停制御ポイントＰＡＣＰ２ １０８へ向けられる。ＰＡ
ＣＰ２ １０８は物理的に標準バス・ブリッジ７８内に
設置され、ＰＡＣＰ１０２とカスケード接続されてい
る。ＰＡＣＰ２ １０８は、接続された主ＰＣＩ装置間
の調停を行い、主ＰＡＣＰ１０２に対して１つのバス・
アクセス要求ＰＡＣＰ２＿ＲＥＱ＃を対応するＡＲＢＩ
Ｄとともに送る。調停優先順序は、ＰＡＣＰ１０２内で
処理されるのと類似の方法により処理される。その後Ｐ
ＡＣＰは、ＣＰＵ２４（そのバス・アクセス要求はライ
ンＢＲＥＱ／ＣＰＵＲＥＱ＃上に出される）と最も優先
度の高いＰＣＩ装置（そのバス・アクセス要求はライン
ＰＡＣＰ＿ＲＥＱ＃上に出される）との間の調停を行
う。主ＰＣＩ装置は、そのＰＣＩバス・アクセス要求に
対してラインＰＡＣＰ２＿ＧＮＴ＃を介して許可され
る。
Ｔ０＃乃至ＲＥＱ４＃／ＧＮＴ４＃は、ここでも主ＰＣ
Ｉ装置１８によりＰＣＩバス２２へのアクセス要求及び
許可のために用いられる。しかしながらこれらの要求／
許可ラインは、ＰＡＣＰ１０２へではなく２次ＰＣＩ調
停制御ポイントＰＡＣＰ２ １０８へ向けられる。ＰＡ
ＣＰ２ １０８は物理的に標準バス・ブリッジ７８内に
設置され、ＰＡＣＰ１０２とカスケード接続されてい
る。ＰＡＣＰ２ １０８は、接続された主ＰＣＩ装置間
の調停を行い、主ＰＡＣＰ１０２に対して１つのバス・
アクセス要求ＰＡＣＰ２＿ＲＥＱ＃を対応するＡＲＢＩ
Ｄとともに送る。調停優先順序は、ＰＡＣＰ１０２内で
処理されるのと類似の方法により処理される。その後Ｐ
ＡＣＰは、ＣＰＵ２４（そのバス・アクセス要求はライ
ンＢＲＥＱ／ＣＰＵＲＥＱ＃上に出される）と最も優先
度の高いＰＣＩ装置（そのバス・アクセス要求はライン
ＰＡＣＰ＿ＲＥＱ＃上に出される）との間の調停を行
う。主ＰＣＩ装置は、そのＰＣＩバス・アクセス要求に
対してラインＰＡＣＰ２＿ＧＮＴ＃を介して許可され
る。
【００４３】図７乃至図１０の実施例では、ＰＣＩ装置
の間での調停はＳＡＣＰ４２の外で処理されるので、Ｓ
ＡＣＰに入出する要求／許可ラインの機能を、図７乃至
図１０のシステムについては再定義する。図１１は、図
４乃至図６及び図７乃至図１０に示された実施例に対応
するＳＡＣＰ４２へのピン接続の別の定義を示した表で
ある。５組の要求／許可の対、ＲＥＱ０＃／ＧＮＴ０＃
乃至ＲＥＱ４＃／ＧＮＴ４＃は、主ＰＣＩバスに接続さ
れる標準バス・ブリッジ７８を持たないシステム（図４
乃至図６）内においてＰＣＩバス２２へのアクセス要求
及び許可のために主ＰＣＩ装置により用いられるが、シ
ステムが標準バス・ブリッジ７８を有する場合（図７乃
至図１０）には再定義される。ＰＡＣＰ２ １０８は、
主ＰＣＩ装置のバス・アクセス要求をＳＡＣＰ４２の外
で処理して１つの要求をＰＡＣＰ１０２に送るので、Ｒ
ＥＱ４＃は、１つの要求ＰＡＣＰ２＿ＲＥＱ＃として再
定義される。同様に、ＧＮＴ４＃は、１つの要求ライン
ＰＡＣＰ２＿ＧＮＴ＃として再定義される。ＰＡＣＰ１
０２へ入出するラインＲＥＱ０＃／ＧＮＴ０＃乃至ＲＥ
Ｑ３＃／ＧＮＴ３＃はディスエーブル状態になる。
の間での調停はＳＡＣＰ４２の外で処理されるので、Ｓ
ＡＣＰに入出する要求／許可ラインの機能を、図７乃至
図１０のシステムについては再定義する。図１１は、図
４乃至図６及び図７乃至図１０に示された実施例に対応
するＳＡＣＰ４２へのピン接続の別の定義を示した表で
ある。５組の要求／許可の対、ＲＥＱ０＃／ＧＮＴ０＃
乃至ＲＥＱ４＃／ＧＮＴ４＃は、主ＰＣＩバスに接続さ
れる標準バス・ブリッジ７８を持たないシステム（図４
乃至図６）内においてＰＣＩバス２２へのアクセス要求
及び許可のために主ＰＣＩ装置により用いられるが、シ
ステムが標準バス・ブリッジ７８を有する場合（図７乃
至図１０）には再定義される。ＰＡＣＰ２ １０８は、
主ＰＣＩ装置のバス・アクセス要求をＳＡＣＰ４２の外
で処理して１つの要求をＰＡＣＰ１０２に送るので、Ｒ
ＥＱ４＃は、１つの要求ＰＡＣＰ２＿ＲＥＱ＃として再
定義される。同様に、ＧＮＴ４＃は、１つの要求ライン
ＰＡＣＰ２＿ＧＮＴ＃として再定義される。ＰＡＣＰ１
０２へ入出するラインＲＥＱ０＃／ＧＮＴ０＃乃至ＲＥ
Ｑ３＃／ＧＮＴ３＃はディスエーブル状態になる。
【００４４】図７乃至図１０のシステムにおいて８本の
入出力ライン（ＲＥＱ０＃／ＧＮＴ０＃乃至ＲＥＱ３＃
／ＧＮＴ３＃）がディスエーブル状態になるとともに、
ＰＡＣＰ２を追加したことにより空いた８本の新しいピ
ン接続が、ＳＡＣＰ４２への入力として利用可能にな
る。図７乃至図１０のシステムにおいてこれらの入出力
ラインは、標準Ｉ／Ｏ装置９０を周辺Ｉ／Ｏ装置５６と
同時に、また同様にＣＰＵをＰＣＩ装置と同時に分散調
停するために必要である。
入出力ライン（ＲＥＱ０＃／ＧＮＴ０＃乃至ＲＥＱ３＃
／ＧＮＴ３＃）がディスエーブル状態になるとともに、
ＰＡＣＰ２を追加したことにより空いた８本の新しいピ
ン接続が、ＳＡＣＰ４２への入力として利用可能にな
る。図７乃至図１０のシステムにおいてこれらの入出力
ラインは、標準Ｉ／Ｏ装置９０を周辺Ｉ／Ｏ装置５６と
同時に、また同様にＣＰＵをＰＣＩ装置と同時に分散調
停するために必要である。
【００４５】図７乃至図１０に示すように、中央調停制
御ポイント、ＣＡＣＰ１１０は物理的にＭＣ−Ａブリッ
ジ７８上に設置されており、ＭＣ−Ａ装置９０の調停を
管理する。ＭＣ−Ａ装置は、ＣＡＣＰ１１０へのＰＲＥ
ＥＭＰＴ＃信号をアクティブにすることにより調停を要
求する。ＣＡＣＰは、調停サイクルと許可サイクルの間
を交代し、それがラインＡＲＢＧＮＴ＃の状態により標
示される。ＰＲＥＥＭＰＴ＃信号がアクティブになると
ＣＡＣＰは調停状態に入り、その間、ＭＣ−Ａ装置はそ
れらの調停識別出力（ＡＲＢＩＤ（０乃至３））を駆動
する。３００ナノ秒後に、最も優先度の高いＭＣ−Ａの
調停識別出力がラインＡＲＢＩＤ（０乃至３）上に残
る。この１つの要求が、信号ラインＢＲＩＤＧＥ＿ＲＥ
Ｑ＃によりＤＡＣＰ１０４へ送られる。ＤＡＣＰは、Ａ
ＲＢＩＤ側帯信号を用いることにより、ＣＡＣＰから送
られた要求が周辺Ｉ／Ｏ装置５６のためにＩ／Ｏ制御装
置４４から送られた要求よりも優先度が高いと判断した
場合、ＢＲＩＤＧＥ＿ＧＮＴ＃信号ラインをアクティブ
にする。（図１１に示すように、ラインＲＥＱ３＃・Ｇ
ＮＴ３＃は、ＢＲＩＤＧＥ＿ＲＥＱ＃及びＢＲＩＤＧＥ
＿ＧＮＴ＃として再定義されている。図４乃至図６に対
応するシステムではディスエーブル状態であり、ＤＡＣ
Ｐ１０４の入出力である）。ラインＡＲＢＧＮＴ＃が許
可状態になり、そして最も優先度の高いＭＣ−Ａ装置
は、自らが選択されてそのバス・アクセス要求が許可さ
れたことを判断する。ＣＡＣＰ１１０の動作について
は、例えば、米国特許出願第７７７７７７号「Controll
ing Bus Allocation Using Arbitration Hold」、及び
米国特許出願第８１６１１６号「Arbitration Control
Logic for Computer System having Dual Bus Architec
ture」等により詳細に記載されている。
御ポイント、ＣＡＣＰ１１０は物理的にＭＣ−Ａブリッ
ジ７８上に設置されており、ＭＣ−Ａ装置９０の調停を
管理する。ＭＣ−Ａ装置は、ＣＡＣＰ１１０へのＰＲＥ
ＥＭＰＴ＃信号をアクティブにすることにより調停を要
求する。ＣＡＣＰは、調停サイクルと許可サイクルの間
を交代し、それがラインＡＲＢＧＮＴ＃の状態により標
示される。ＰＲＥＥＭＰＴ＃信号がアクティブになると
ＣＡＣＰは調停状態に入り、その間、ＭＣ−Ａ装置はそ
れらの調停識別出力（ＡＲＢＩＤ（０乃至３））を駆動
する。３００ナノ秒後に、最も優先度の高いＭＣ−Ａの
調停識別出力がラインＡＲＢＩＤ（０乃至３）上に残
る。この１つの要求が、信号ラインＢＲＩＤＧＥ＿ＲＥ
Ｑ＃によりＤＡＣＰ１０４へ送られる。ＤＡＣＰは、Ａ
ＲＢＩＤ側帯信号を用いることにより、ＣＡＣＰから送
られた要求が周辺Ｉ／Ｏ装置５６のためにＩ／Ｏ制御装
置４４から送られた要求よりも優先度が高いと判断した
場合、ＢＲＩＤＧＥ＿ＧＮＴ＃信号ラインをアクティブ
にする。（図１１に示すように、ラインＲＥＱ３＃・Ｇ
ＮＴ３＃は、ＢＲＩＤＧＥ＿ＲＥＱ＃及びＢＲＩＤＧＥ
＿ＧＮＴ＃として再定義されている。図４乃至図６に対
応するシステムではディスエーブル状態であり、ＤＡＣ
Ｐ１０４の入出力である）。ラインＡＲＢＧＮＴ＃が許
可状態になり、そして最も優先度の高いＭＣ−Ａ装置
は、自らが選択されてそのバス・アクセス要求が許可さ
れたことを判断する。ＣＡＣＰ１１０の動作について
は、例えば、米国特許出願第７７７７７７号「Controll
ing Bus Allocation Using Arbitration Hold」、及び
米国特許出願第８１６１１６号「Arbitration Control
Logic for Computer System having Dual Bus Architec
ture」等により詳細に記載されている。
【００４６】ＳＡＣＰ４２への残りの６個の入力、ＲＥ
Ｑ０＃／ＧＮＴ０＃乃至ＲＥＱ２＃／ＧＮＴ２＃は、６
個のＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号として再定義
される（図４乃至図６の対応するシステムではディスエ
ーブル状態である）。ＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ
信号はＰＣＩアーキテクチャの仕様では定義されていな
いが、例えば標準バス・ブリッジ７８に接続された標準
Ｉ／Ｏ装置９０等のＰＣＩバス上のＤＭＡ周辺装置につ
いても同様に調停をサポートするために必要である。そ
れにより効果的なＰＣＩとＩＳＡ、あるいはＰＣＩとＭ
Ｃ−Ａのインターフェースを可能にする。ラインＢＲＩ
ＤＧＥ＿ＳＩＤＥＢＡＮＤは、ＳＡＣＰ４２とともに標
準バス・ブリッジ７８に直接接続される。図１１を参照
すると、これらのＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号
は、標準バス・ブリッジ７８がＭＣ−Ａ互換であるかＩ
ＳＡ互換であるかによって異なる定義を有している。ブ
リッジが許可されない場合、６個の側帯信号は識別情報
を含む（ＭＣ−ＡのＡＲＢＩＤ（０）乃至ＡＲＢＩＤ
（３）はＰＣＩバスへのアクセス要求を出しているＭＣ
−ＡのＩ／Ｏ装置を識別し、あるいはＩＳＡのＩＳＡ＿
ＤＡＣＫ（０）乃至ＩＳＡ＿ＤＡＣＫ（２）はバス要求
を許可されるＩＳＡ装置を識別する）。
Ｑ０＃／ＧＮＴ０＃乃至ＲＥＱ２＃／ＧＮＴ２＃は、６
個のＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号として再定義
される（図４乃至図６の対応するシステムではディスエ
ーブル状態である）。ＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ
信号はＰＣＩアーキテクチャの仕様では定義されていな
いが、例えば標準バス・ブリッジ７８に接続された標準
Ｉ／Ｏ装置９０等のＰＣＩバス上のＤＭＡ周辺装置につ
いても同様に調停をサポートするために必要である。そ
れにより効果的なＰＣＩとＩＳＡ、あるいはＰＣＩとＭ
Ｃ−Ａのインターフェースを可能にする。ラインＢＲＩ
ＤＧＥ＿ＳＩＤＥＢＡＮＤは、ＳＡＣＰ４２とともに標
準バス・ブリッジ７８に直接接続される。図１１を参照
すると、これらのＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号
は、標準バス・ブリッジ７８がＭＣ−Ａ互換であるかＩ
ＳＡ互換であるかによって異なる定義を有している。ブ
リッジが許可されない場合、６個の側帯信号は識別情報
を含む（ＭＣ−ＡのＡＲＢＩＤ（０）乃至ＡＲＢＩＤ
（３）はＰＣＩバスへのアクセス要求を出しているＭＣ
−ＡのＩ／Ｏ装置を識別し、あるいはＩＳＡのＩＳＡ＿
ＤＡＣＫ（０）乃至ＩＳＡ＿ＤＡＣＫ（２）はバス要求
を許可されるＩＳＡ装置を識別する）。
【００４７】本発明におけるＭＣ−Ａの態様を参照する
と、ＡＲＢＩＤ（０）乃至ＡＲＢＩＤ（３）によりＢＲ
ＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号ラインは、ＰＣＩバス
２２へのアクセスを要求している主ＰＣＩ装置１８及び
ＭＣ−Ａ装置９０に関する識別情報をＳＡＣＰ４２へ送
るために用いられる。これら４本のラインの状態は、い
ずれの主ＰＣＩ装置１８がＰＡＣＰ２ １０８により管
理される初期調停プロセスに勝ったかをＰＡＣＰ１０２
に対して示し、さらに、いずれのＭＣ−Ａ装置９０がＣ
ＡＣＰ１１０により管理される初期調停プロセスに勝っ
たかをＤＡＣＰ１０４に対して示す。ＰＡＣＰ２に対し
てバス・アクセス要求を出している主ＰＣＩ装置を識別
する情報及びＣＡＣＰ１１０に対してバス・アクセス要
求を出しているＭＣ−Ａ装置を識別する情報を与えるこ
とにより、ＰＡＣＰ及びＤＡＣＰは、より公平に次のそ
れぞれの調停を可能にする。すなわち（i）主ＰＣＩ装
置とＣＰＵとの間、及び（ii）拡張ブリッジによりサポ
ートされるＩ／Ｏ装置と直接接続周辺Ｉ／Ｏ装置との間
である。
と、ＡＲＢＩＤ（０）乃至ＡＲＢＩＤ（３）によりＢＲ
ＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号ラインは、ＰＣＩバス
２２へのアクセスを要求している主ＰＣＩ装置１８及び
ＭＣ−Ａ装置９０に関する識別情報をＳＡＣＰ４２へ送
るために用いられる。これら４本のラインの状態は、い
ずれの主ＰＣＩ装置１８がＰＡＣＰ２ １０８により管
理される初期調停プロセスに勝ったかをＰＡＣＰ１０２
に対して示し、さらに、いずれのＭＣ−Ａ装置９０がＣ
ＡＣＰ１１０により管理される初期調停プロセスに勝っ
たかをＤＡＣＰ１０４に対して示す。ＰＡＣＰ２に対し
てバス・アクセス要求を出している主ＰＣＩ装置を識別
する情報及びＣＡＣＰ１１０に対してバス・アクセス要
求を出しているＭＣ−Ａ装置を識別する情報を与えるこ
とにより、ＰＡＣＰ及びＤＡＣＰは、より公平に次のそ
れぞれの調停を可能にする。すなわち（i）主ＰＣＩ装
置とＣＰＵとの間、及び（ii）拡張ブリッジによりサポ
ートされるＩ／Ｏ装置と直接接続周辺Ｉ／Ｏ装置との間
である。
【００４８】ＩＳＡ装置の場合、このような装置の調停
は、ラインＤＲＥＱ＃及びＤＡＣＫ＃を介してＩＳＡ互
換の調停装置（ＩＡＣＰ）により処理されるであろう。
なぜなら、ＩＳＡプロトコルは、ＩＳＡ互換の調停装置
に接続された装置への及び装置からの直接の要求及び確
認をサポートするからである。ＩＳＡのＩＡＣＰは個々
のＤＲＥＱ＃ラインの１つがアクティブにされた場合は
常にブリッジ要求信号をアクティブにする。さらに、Ｉ
ＳＡのＩＡＣＰは、ＤＲＥＱ＃入力の状態をシリアルＤ
ＲＥＱ＃側帯信号を用いてＤＡＣＰへ送る。ＤＡＣＰ
は、ＩＳＡのＤＲＥＱ＃信号を個々のＡＲＢＩＤに変換
し、その後ＡＲＢＩＤは、周辺Ｉ／Ｏ装置５６により出
されたＡＲＢＩＤとの調停に用いられる。ＩＳＡのＤＲ
ＥＱ＃信号が優先権を有する場合は、ＩＡＣＰがバス要
求を許可されることになる。ＤＡＣＰは、ＢＲＩＤＧＥ
＿ＧＮＴ＃信号をアクティブにし、かついずれのＤＡＣ
Ｋ＃をアクティブにすべきかを表すコード化ＩＤととも
にＩＳＡ＿ＤＡＣＫ（０−２）信号を駆動することによ
り、ＩＡＣＰがバス要求を許可されたことを示す。
は、ラインＤＲＥＱ＃及びＤＡＣＫ＃を介してＩＳＡ互
換の調停装置（ＩＡＣＰ）により処理されるであろう。
なぜなら、ＩＳＡプロトコルは、ＩＳＡ互換の調停装置
に接続された装置への及び装置からの直接の要求及び確
認をサポートするからである。ＩＳＡのＩＡＣＰは個々
のＤＲＥＱ＃ラインの１つがアクティブにされた場合は
常にブリッジ要求信号をアクティブにする。さらに、Ｉ
ＳＡのＩＡＣＰは、ＤＲＥＱ＃入力の状態をシリアルＤ
ＲＥＱ＃側帯信号を用いてＤＡＣＰへ送る。ＤＡＣＰ
は、ＩＳＡのＤＲＥＱ＃信号を個々のＡＲＢＩＤに変換
し、その後ＡＲＢＩＤは、周辺Ｉ／Ｏ装置５６により出
されたＡＲＢＩＤとの調停に用いられる。ＩＳＡのＤＲ
ＥＱ＃信号が優先権を有する場合は、ＩＡＣＰがバス要
求を許可されることになる。ＤＡＣＰは、ＢＲＩＤＧＥ
＿ＧＮＴ＃信号をアクティブにし、かついずれのＤＡＣ
Ｋ＃をアクティブにすべきかを表すコード化ＩＤととも
にＩＳＡ＿ＤＡＣＫ（０−２）信号を駆動することによ
り、ＩＡＣＰがバス要求を許可されたことを示す。
【００４９】Ｉ／Ｏ制御装置４４を介してＰＣＩバスへ
のアクセス要求を出している周辺Ｉ／Ｏ装置５６に関す
る識別情報は、直接接続ＭＣ−Ａ装置サポート部分１０
６の入力ＤＡＲＢＩＮ（０−３）及び出力ＤＡＲＢＯＵ
Ｔ（０−３）により伝送される。ここで、別々のＤＡＲ
ＢＩＮライン及びＤＡＲＢＯＵＴラインが必要である。
なぜなら、ＣＡＣＰ１１０と異なり、直接接続ＭＣ−Ａ
装置サポート部分１０６は、オープンコレクタの双方向
調停識別ラインを備えていないからである。そうでない
場合、直接接続ＭＣ−Ａ装置サポート部分１０６は、Ｃ
ＡＣＰ１１０と同様に管理される。この方法では、ＤＡ
ＣＰ１０４は、ＣＡＣＰ１１０から出された要求が、Ｉ
／Ｏ制御装置４４から出された要求よりも優先権を有す
るか否かを判断し、そしてＢＡＮＫ１＿ＲＥＱ＃をＢＡ
ＣＰへ送る。
のアクセス要求を出している周辺Ｉ／Ｏ装置５６に関す
る識別情報は、直接接続ＭＣ−Ａ装置サポート部分１０
６の入力ＤＡＲＢＩＮ（０−３）及び出力ＤＡＲＢＯＵ
Ｔ（０−３）により伝送される。ここで、別々のＤＡＲ
ＢＩＮライン及びＤＡＲＢＯＵＴラインが必要である。
なぜなら、ＣＡＣＰ１１０と異なり、直接接続ＭＣ−Ａ
装置サポート部分１０６は、オープンコレクタの双方向
調停識別ラインを備えていないからである。そうでない
場合、直接接続ＭＣ−Ａ装置サポート部分１０６は、Ｃ
ＡＣＰ１１０と同様に管理される。この方法では、ＤＡ
ＣＰ１０４は、ＣＡＣＰ１１０から出された要求が、Ｉ
／Ｏ制御装置４４から出された要求よりも優先権を有す
るか否かを判断し、そしてＢＡＮＫ１＿ＲＥＱ＃をＢＡ
ＣＰへ送る。
【００５０】周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９
０の全ては、調停優先順位を割当てられている。ＤＡＣ
Ｐ１０４は、いずれの装置がＰＣＩバス２２へのアクセ
スを許可されるべきかを決定する際にこれらの優先順位
を比較する比較器を備えている。同様に、全てのＰＣＩ
装置は調停ＩＤを有しており、ＰＡＣＰ１０２はこれを
利用することにより、ＰＡＣＰ２ １０８２から出され
た要求がＣＰＵ２４の要求より優先権があるか否かを判
断してＢＡＮＫ０＿ＲＥＱ＃をＢＡＣＰ１００に対して
送る。
０の全ては、調停優先順位を割当てられている。ＤＡＣ
Ｐ１０４は、いずれの装置がＰＣＩバス２２へのアクセ
スを許可されるべきかを決定する際にこれらの優先順位
を比較する比較器を備えている。同様に、全てのＰＣＩ
装置は調停ＩＤを有しており、ＰＡＣＰ１０２はこれを
利用することにより、ＰＡＣＰ２ １０８２から出され
た要求がＣＰＵ２４の要求より優先権があるか否かを判
断してＢＡＮＫ０＿ＲＥＱ＃をＢＡＣＰ１００に対して
送る。
【００５１】調停情報は、ＣＡＣＰ１１０からもＰＡＣ
Ｐ２ １０８からも必要とされる。この情報は調停側帯
信号を介して主アービタへ与えられる。図１２は、これ
らの信号を多重化できる１つの方法を示した表である。
Ｐ２ １０８からも必要とされる。この情報は調停側帯
信号を介して主アービタへ与えられる。図１２は、これ
らの信号を多重化できる１つの方法を示した表である。
【００５２】ＣＡＣＰ１１０へのＢＵＲＳＴ＃入力は、
既に標準Ｉ／Ｏバスに制御されかつこのバスを介して情
報をバースト転送できるＭＣ−Ａに対して、バースト動
作（標準Ｉ／Ｏバスを介した１つ以上のデータ転送）を
実行する準備ができたことを示す手段を与える。ＣＡＣ
Ｐ１１０は、標準Ｉ／Ｏバスを介した全ての多重データ
転送が完了するまでバースト転送するＩ／Ｏ装置のため
に許可モードにおける標準Ｉ／Ｏバスの制御を維持する
ことにより、この要求に応答する。標準Ｉ／Ｏバスを介
したバースト転送が完了すると、Ｉ／Ｏ装置は要求ライ
ンＢＵＲＳＴ＃を非アクティブにし、そしてＣＡＣＰ
は、Ｉ／Ｏ装置がバスから離れて次の調停サイクルを開
始することを決定する。非バースト転送の状況では、転
送終了がＣＡＣＰへの入力Ｓ０／Ｓ１＃、ＢＵＲＳＴ＃
及びＣＭＤ＃で示されたとき、ＣＡＣＰ１１０は、Ｉ／
Ｏ装置がバスから離れることを決定する。許可される
と、ＣＡＣＰは、ＢＲＩＤＧＥ＿ＲＥＱ＃信号をアクテ
ィブに保持することによりＩ／Ｏ装置のためにＰＣＩバ
スのオーナシップを保有したいことをＤＡＣＰに伝え
る。転送終了になったことが判断されると、ＣＡＣＰ
は、最低２クロックの間ＢＲＩＤＧＥ＿ＲＥＱ＃を非ア
クティブにすることにより、ＤＡＣＰに対して現在のデ
ータ転送が完了したことを示す。（直接接続ＭＣ−Ａ装
置サポート部分１０６は、周辺Ｉ／Ｏ装置がデータ転送
を完了したことをＤＣＨＮＬＡＣＴ入力を介して判断す
る。）
既に標準Ｉ／Ｏバスに制御されかつこのバスを介して情
報をバースト転送できるＭＣ−Ａに対して、バースト動
作（標準Ｉ／Ｏバスを介した１つ以上のデータ転送）を
実行する準備ができたことを示す手段を与える。ＣＡＣ
Ｐ１１０は、標準Ｉ／Ｏバスを介した全ての多重データ
転送が完了するまでバースト転送するＩ／Ｏ装置のため
に許可モードにおける標準Ｉ／Ｏバスの制御を維持する
ことにより、この要求に応答する。標準Ｉ／Ｏバスを介
したバースト転送が完了すると、Ｉ／Ｏ装置は要求ライ
ンＢＵＲＳＴ＃を非アクティブにし、そしてＣＡＣＰ
は、Ｉ／Ｏ装置がバスから離れて次の調停サイクルを開
始することを決定する。非バースト転送の状況では、転
送終了がＣＡＣＰへの入力Ｓ０／Ｓ１＃、ＢＵＲＳＴ＃
及びＣＭＤ＃で示されたとき、ＣＡＣＰ１１０は、Ｉ／
Ｏ装置がバスから離れることを決定する。許可される
と、ＣＡＣＰは、ＢＲＩＤＧＥ＿ＲＥＱ＃信号をアクテ
ィブに保持することによりＩ／Ｏ装置のためにＰＣＩバ
スのオーナシップを保有したいことをＤＡＣＰに伝え
る。転送終了になったことが判断されると、ＣＡＣＰ
は、最低２クロックの間ＢＲＩＤＧＥ＿ＲＥＱ＃を非ア
クティブにすることにより、ＤＡＣＰに対して現在のデ
ータ転送が完了したことを示す。（直接接続ＭＣ−Ａ装
置サポート部分１０６は、周辺Ｉ／Ｏ装置がデータ転送
を完了したことをＤＣＨＮＬＡＣＴ入力を介して判断す
る。）
【００５３】以下のとうり発明を開示する （１） 中央演算処理装置（ＣＰＵ）と、前記ＣＰＵが
システムメモリに対してデータの読取り及び書込みを行
うために該ＣＰＵを該システムメモリへ接続する第１の
システム・バスと、前記ＣＰＵに接続される第２のシス
テム・バスと、少なくとも１つの周辺装置を接続してい
る周辺バスへ前記第２のシステム・バスを接続するホス
ト・ブリッジと、複数の標準入出力（Ｉ／Ｏ）装置を接
続している標準Ｉ／Ｏバスへ前記周辺バスを接続するＩ
／Ｏブリッジと、（i）前記標準Ｉ／Ｏバスへのアクセ
スにおいて競合している複数の前記標準Ｉ／Ｏ装置から
１つの標準Ｉ／Ｏ装置を選択するために複数の標準Ｉ／
Ｏ装置間の調停を行う第１の論理レベルと、（ii）前記
周辺バスへアクセスにおいて前記選択された標準Ｉ／Ｏ
装置、前記ＣＰＵ及び前記少なくとも１つの周辺装置の
中から１つを選択するためにこれらの装置間の調停を行
う第２の論理レベルとを有する２段階の調停論理とを有
し、前記２段階の調停論理が、前記第１の論理レベルと
前記第２の論理レベルとを直接接続する付加的（サイド
バントツ）信号を有し、かつ該側帯信号が前記選択され
た標準Ｉ／Ｏ装置に対応する調停識別情報を含む、情報
処理システム。
システムメモリに対してデータの読取り及び書込みを行
うために該ＣＰＵを該システムメモリへ接続する第１の
システム・バスと、前記ＣＰＵに接続される第２のシス
テム・バスと、少なくとも１つの周辺装置を接続してい
る周辺バスへ前記第２のシステム・バスを接続するホス
ト・ブリッジと、複数の標準入出力（Ｉ／Ｏ）装置を接
続している標準Ｉ／Ｏバスへ前記周辺バスを接続するＩ
／Ｏブリッジと、（i）前記標準Ｉ／Ｏバスへのアクセ
スにおいて競合している複数の前記標準Ｉ／Ｏ装置から
１つの標準Ｉ／Ｏ装置を選択するために複数の標準Ｉ／
Ｏ装置間の調停を行う第１の論理レベルと、（ii）前記
周辺バスへアクセスにおいて前記選択された標準Ｉ／Ｏ
装置、前記ＣＰＵ及び前記少なくとも１つの周辺装置の
中から１つを選択するためにこれらの装置間の調停を行
う第２の論理レベルとを有する２段階の調停論理とを有
し、前記２段階の調停論理が、前記第１の論理レベルと
前記第２の論理レベルとを直接接続する付加的（サイド
バントツ）信号を有し、かつ該側帯信号が前記選択され
た標準Ｉ／Ｏ装置に対応する調停識別情報を含む、情報
処理システム。
【００５４】（２） 前記周辺バスが、ＰＣＩ（Periph
eral Component Interconnect）アーキテクチャを構成
する（１）に記載の情報処理システム。
eral Component Interconnect）アーキテクチャを構成
する（１）に記載の情報処理システム。
【００５５】（３） 前記第１の調停論理レベルが前記
Ｉ／Ｏブリッジ上で実行され、かつ前記第２の論理レベ
ルが前記第２のシステム・バス上に常駐する（２）に記
載の情報処理システム。
Ｉ／Ｏブリッジ上で実行され、かつ前記第２の論理レベ
ルが前記第２のシステム・バス上に常駐する（２）に記
載の情報処理システム。
【００５６】（４） 前記第２のシステム・バス上に常
駐し、かつ該第２のシステム・バスを周辺Ｉ／Ｏバスへ
接続するＩ／Ｏ制御装置と、前記周辺Ｉ／Ｏバスへ接続
される複数の周辺Ｉ／Ｏ装置とを有し、前記第２の調停
論理レベルが、前記周辺バスへのアクセスのために、前
記周辺Ｉ／Ｏバスへのアクセスにおいて競合している複
数の周辺Ｉ／Ｏ装置、前記選択された標準Ｉ／Ｏ装置、
前記少なくとも１つの周辺装置、及び前記ＣＰＵ間の調
停を行う（２）に記載の情報処理システム。
駐し、かつ該第２のシステム・バスを周辺Ｉ／Ｏバスへ
接続するＩ／Ｏ制御装置と、前記周辺Ｉ／Ｏバスへ接続
される複数の周辺Ｉ／Ｏ装置とを有し、前記第２の調停
論理レベルが、前記周辺バスへのアクセスのために、前
記周辺Ｉ／Ｏバスへのアクセスにおいて競合している複
数の周辺Ｉ／Ｏ装置、前記選択された標準Ｉ／Ｏ装置、
前記少なくとも１つの周辺装置、及び前記ＣＰＵ間の調
停を行う（２）に記載の情報処理システム。
【００５７】（５） 前記周辺バス及び前記第２のシス
テム・バスが少なくとも３２ビットのデータ幅を有する
（２）に記載の情報処理システム。
テム・バスが少なくとも３２ビットのデータ幅を有する
（２）に記載の情報処理システム。
【００５８】（６） 前記標準Ｉ／Ｏバスが、マイクロ
チャネル（MICROCHANNEL）・アーキテクチャを構成する
（２）に記載の情報処理システム。
チャネル（MICROCHANNEL）・アーキテクチャを構成する
（２）に記載の情報処理システム。
【００５９】（７） 前記標準Ｉ／Ｏバスが、ＩＳＡア
ーキテクチャを構成する（２）に記載の情報処理システ
ム。
ーキテクチャを構成する（２）に記載の情報処理システ
ム。
【００６０】（８） 前記周辺Ｉ／Ｏバスが、ＩＢＭの
ＡＴアーキテクチャを構成する（４）に記載の情報処理
システム。
ＡＴアーキテクチャを構成する（４）に記載の情報処理
システム。
【００６１】（９） 前記第１の調停論理レベルがさら
に、前記周辺バスへのアクセスのために競合している複
数の周辺装置間の調停を行い、かつ該競合する周辺装置
の１つを選択し、前記第２の調停論理レベルがさらに、
前記周辺バスへのアクセスのために、前記周辺Ｉ／Ｏバ
スへのアクセスのために競合している前記複数の周辺Ｉ
／Ｏ装置、前記選択された周辺装置、及び前記ＣＰＵ間
の調停を行い、前記側帯信号がさらに、前記選択された
周辺装置に対応する調停識別情報を含む、（４）に記載
の情報処理システム。
に、前記周辺バスへのアクセスのために競合している複
数の周辺装置間の調停を行い、かつ該競合する周辺装置
の１つを選択し、前記第２の調停論理レベルがさらに、
前記周辺バスへのアクセスのために、前記周辺Ｉ／Ｏバ
スへのアクセスのために競合している前記複数の周辺Ｉ
／Ｏ装置、前記選択された周辺装置、及び前記ＣＰＵ間
の調停を行い、前記側帯信号がさらに、前記選択された
周辺装置に対応する調停識別情報を含む、（４）に記載
の情報処理システム。
【００６２】（１０） 前記第２の調停論理レベルが、
少なくとも２つ調停制御ポイント・バンクである（i）
前記周辺Ｉ／Ｏバスへのアクセスのために競合している
前記複数の周辺Ｉ／Ｏ装置と前記選択された標準Ｉ／Ｏ
装置との間の調停を行う第１のバンクと、（ii）前記選
択された周辺装置と前記ＣＰＵとの間の調停を行う第２
のバンクとに分割され、かつ該第２のバンクが前記調停
論理の中でより高い優先レベルを保持する（９）に記載
の情報処理システム。
少なくとも２つ調停制御ポイント・バンクである（i）
前記周辺Ｉ／Ｏバスへのアクセスのために競合している
前記複数の周辺Ｉ／Ｏ装置と前記選択された標準Ｉ／Ｏ
装置との間の調停を行う第１のバンクと、（ii）前記選
択された周辺装置と前記ＣＰＵとの間の調停を行う第２
のバンクとに分割され、かつ該第２のバンクが前記調停
論理の中でより高い優先レベルを保持する（９）に記載
の情報処理システム。
【００６３】（１１） （i）ＣＰＵと、（ii）前記Ｃ
ＰＵがシステムメモリに対してデータの読取り及び書込
みを行うために該ＣＰＵを該システムメモリへ接続する
第１のシステム・バスと、（iii）前記ＣＰＵに接続さ
れる第２のシステム・バスと、（iv）少なくとも１つの
周辺装置を接続している周辺バスへ前記第２のシステム
・バスを接続するホスト・ブリッジと、(v)複数の標準
入出力（Ｉ／Ｏ）装置を接続している標準Ｉ／Ｏバスへ
前記周辺バスを接続するＩ／Ｏブリッジとを有するコン
ピュータ・システムにおける調停機構であって、（i）
前記標準Ｉ／Ｏバスへのアクセスにおいて競合している
複数の前記標準Ｉ／Ｏ装置から１つの標準Ｉ／Ｏ装置を
選択するために複数の標準Ｉ／Ｏ装置間の調停を行う第
１の論理レベルと、（ii）前記周辺バスへアクセスにお
いて前記選択された標準Ｉ／Ｏ装置、前記ＣＰＵ及び前
記少なくとも１つの周辺装置の中から１つを選択するた
めにこれらの装置間の調停を行う第２の論理レベルとを
有し、前記選択された標準Ｉ／Ｏ装置に対応する調停識
別情報を含みかつ前記第１の論理レベルと前記第２の論
理レベルとを直接接続する側帯信号とを有する、コンピ
ュータ・システム内における調停機構。
ＰＵがシステムメモリに対してデータの読取り及び書込
みを行うために該ＣＰＵを該システムメモリへ接続する
第１のシステム・バスと、（iii）前記ＣＰＵに接続さ
れる第２のシステム・バスと、（iv）少なくとも１つの
周辺装置を接続している周辺バスへ前記第２のシステム
・バスを接続するホスト・ブリッジと、(v)複数の標準
入出力（Ｉ／Ｏ）装置を接続している標準Ｉ／Ｏバスへ
前記周辺バスを接続するＩ／Ｏブリッジとを有するコン
ピュータ・システムにおける調停機構であって、（i）
前記標準Ｉ／Ｏバスへのアクセスにおいて競合している
複数の前記標準Ｉ／Ｏ装置から１つの標準Ｉ／Ｏ装置を
選択するために複数の標準Ｉ／Ｏ装置間の調停を行う第
１の論理レベルと、（ii）前記周辺バスへアクセスにお
いて前記選択された標準Ｉ／Ｏ装置、前記ＣＰＵ及び前
記少なくとも１つの周辺装置の中から１つを選択するた
めにこれらの装置間の調停を行う第２の論理レベルとを
有し、前記選択された標準Ｉ／Ｏ装置に対応する調停識
別情報を含みかつ前記第１の論理レベルと前記第２の論
理レベルとを直接接続する側帯信号とを有する、コンピ
ュータ・システム内における調停機構。
【００６４】（１２） 前記周辺バスが、ＰＣＩ（Peri
pheral Component Interconnect）アーキテクチャを構
成する（１１）に記載のコンピュータ・システム内にお
ける調停機構。
pheral Component Interconnect）アーキテクチャを構
成する（１１）に記載のコンピュータ・システム内にお
ける調停機構。
【００６５】（１３） 前記第１の調停論理レベルが前
記Ｉ／Ｏブリッジ上で実行され、かつ前記第２の論理レ
ベルが前記第２のシステム・バス上に常駐する（１２）
に記載のコンピュータ・システム内における調停機構。
記Ｉ／Ｏブリッジ上で実行され、かつ前記第２の論理レ
ベルが前記第２のシステム・バス上に常駐する（１２）
に記載のコンピュータ・システム内における調停機構。
【００６６】（１４） 前記コンピュータ・システムが
さらに、（i）前記第２のシステム・バス上に常駐し、
かつ該第２のシステム・バスを周辺Ｉ／Ｏバスへ接続す
るＩ／Ｏ制御装置と、（ii）前記周辺Ｉ／Ｏバスへ接続
される複数の周辺Ｉ／Ｏ装置とを有し、前記第２の調停
論理レベルが、前記周辺バスへのアクセスのために、前
記周辺Ｉ／Ｏバスへのアクセスにおいて競合している複
数の周辺Ｉ／Ｏ装置、前記選択された標準Ｉ／Ｏ装置、
前記少なくとも１つの周辺装置、及び前記ＣＰＵ間の調
停を行う（１２）に記載のコンピュータ・システム内に
おける調停機構。
さらに、（i）前記第２のシステム・バス上に常駐し、
かつ該第２のシステム・バスを周辺Ｉ／Ｏバスへ接続す
るＩ／Ｏ制御装置と、（ii）前記周辺Ｉ／Ｏバスへ接続
される複数の周辺Ｉ／Ｏ装置とを有し、前記第２の調停
論理レベルが、前記周辺バスへのアクセスのために、前
記周辺Ｉ／Ｏバスへのアクセスにおいて競合している複
数の周辺Ｉ／Ｏ装置、前記選択された標準Ｉ／Ｏ装置、
前記少なくとも１つの周辺装置、及び前記ＣＰＵ間の調
停を行う（１２）に記載のコンピュータ・システム内に
おける調停機構。
【００６７】（１５） 前記標準Ｉ／Ｏバスが、マイク
ロチャネル（MICROCHANNEL）・アーキテクチャを構成す
る（１２）に記載のコンピュータ・システムにおける調
停機構。
ロチャネル（MICROCHANNEL）・アーキテクチャを構成す
る（１２）に記載のコンピュータ・システムにおける調
停機構。
【００６８】（１６） 前記標準Ｉ／Ｏバスが、ＩＳＡ
アーキテクチャを構成する（１２）に記載のコンピュー
タ・システムにおける調停機構。
アーキテクチャを構成する（１２）に記載のコンピュー
タ・システムにおける調停機構。
【００６９】（１７） 前記周辺Ｉ／Ｏバスが、ＩＢＭ
のＡＴアーキテクチャを構成する（１４）に記載のコン
ピュータ・システムにおける調停機構。
のＡＴアーキテクチャを構成する（１４）に記載のコン
ピュータ・システムにおける調停機構。
【００７０】（１８） 前記第１の調停論理レベルがさ
らに、前記周辺バスへのアクセスのために競合している
複数の周辺装置間の調停を行い、かつ該競合する周辺装
置の１つを選択し、前記第２の調停論理レベルがさら
に、前記周辺バスへのアクセスのために、前記周辺Ｉ／
Ｏバスへのアクセスのために競合している前記複数の周
辺Ｉ／Ｏ装置、前記選択された周辺装置、及び前記ＣＰ
Ｕ間の調停を行い、前記側帯信号がさらに、前記選択さ
れた周辺装置に対応する調停識別情報を含む、（１４）
に記載のコンピュータ・システムにおける調停機構。
らに、前記周辺バスへのアクセスのために競合している
複数の周辺装置間の調停を行い、かつ該競合する周辺装
置の１つを選択し、前記第２の調停論理レベルがさら
に、前記周辺バスへのアクセスのために、前記周辺Ｉ／
Ｏバスへのアクセスのために競合している前記複数の周
辺Ｉ／Ｏ装置、前記選択された周辺装置、及び前記ＣＰ
Ｕ間の調停を行い、前記側帯信号がさらに、前記選択さ
れた周辺装置に対応する調停識別情報を含む、（１４）
に記載のコンピュータ・システムにおける調停機構。
【００７１】（１９） 前記第２の調停論理レベルが、
少なくとも２つ調停制御ポイント・バンクである（i）
前記周辺Ｉ／Ｏバスへのアクセスのために競合している
前記複数の周辺Ｉ／Ｏ装置と前記選択された標準Ｉ／Ｏ
装置との間の調停を行う第１のバンクと、（ii）前記選
択された周辺装置と前記ＣＰＵとの間の調停を行う第２
のバンクとに分割され、かつ該第２のバンクが前記調停
論理の中でより高い優先レベルを保持する（１８）に記
載のコンピュータ・システムにおける調停機構。
少なくとも２つ調停制御ポイント・バンクである（i）
前記周辺Ｉ／Ｏバスへのアクセスのために競合している
前記複数の周辺Ｉ／Ｏ装置と前記選択された標準Ｉ／Ｏ
装置との間の調停を行う第１のバンクと、（ii）前記選
択された周辺装置と前記ＣＰＵとの間の調停を行う第２
のバンクとに分割され、かつ該第２のバンクが前記調停
論理の中でより高い優先レベルを保持する（１８）に記
載のコンピュータ・システムにおける調停機構。
【００７２】（２０） 前記周辺Ｉ／Ｏバスへのアクセ
スにおいて競合している前記複数の周辺Ｉ／Ｏ装置、前
記標準Ｉ／Ｏバスへのアクセスにおいて競合している前
記複数の標準Ｉ／Ｏ装置、前記ＣＰＵ及び前記周辺バス
へのアクセスにおいて競合している前記複数の周辺装置
の調停優先順位が、前記コンピュータ・システムの初期
構成において決定され、前記第１の調停制御ポイント・
バンクが、前記周辺Ｉ／Ｏバスへのアクセスにおいて競
合している前記複数の周辺Ｉ／Ｏ装置の優先順位と前記
選択された標準Ｉ／Ｏ装置の優先順位とを、前記側帯信
号に含まれる前記識別情報を用いて比較し、かつ前記第
２の調停制御ポイント・バンクが、前記ＣＰＵの優先レ
ベルと前記選択された周辺装置の優先レベルとを、前記
側帯信号に含まれる前記識別情報を用いて比較する（１
９）に記載のコンピュータ・システムにおける調停機
構。
スにおいて競合している前記複数の周辺Ｉ／Ｏ装置、前
記標準Ｉ／Ｏバスへのアクセスにおいて競合している前
記複数の標準Ｉ／Ｏ装置、前記ＣＰＵ及び前記周辺バス
へのアクセスにおいて競合している前記複数の周辺装置
の調停優先順位が、前記コンピュータ・システムの初期
構成において決定され、前記第１の調停制御ポイント・
バンクが、前記周辺Ｉ／Ｏバスへのアクセスにおいて競
合している前記複数の周辺Ｉ／Ｏ装置の優先順位と前記
選択された標準Ｉ／Ｏ装置の優先順位とを、前記側帯信
号に含まれる前記識別情報を用いて比較し、かつ前記第
２の調停制御ポイント・バンクが、前記ＣＰＵの優先レ
ベルと前記選択された周辺装置の優先レベルとを、前記
側帯信号に含まれる前記識別情報を用いて比較する（１
９）に記載のコンピュータ・システムにおける調停機
構。
【発明の効果】本発明により、ＰＣＩバス等の高性能バ
スを含むマルチプル・バス・コンピュータ・システムの
ためのシステムワイドな調停論理が提供される。
スを含むマルチプル・バス・コンピュータ・システムの
ためのシステムワイドな調停論理が提供される。
【図１】図２及び図３とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図２】図１及び図３とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図３】図１及び図２とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図４】図５及び図６とともに、図１のシステム内のシ
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
【図５】図４及び図６とともに、図１のシステム内のシ
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
【図６】図４及び図５とともに、図１のシステム内のシ
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
【図７】図８乃至図１０とともに、図１のシステム内の
システム調停制御ポイントの別の実施例を示すブロック
図である。
システム調停制御ポイントの別の実施例を示すブロック
図である。
【図８】図７、図９及び図１０とともに、図１のシステ
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
【図９】図７、図８及び図１０とともに、図１のシステ
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
【図１０】図７乃至図９とともに、図１のシステム内の
システム調停制御ポイントの別の実施例を示すブロック
図である。
システム調停制御ポイントの別の実施例を示すブロック
図である。
【図１１】図４乃至６及び図７乃至１０に示した実施例
に対応する、システム調停制御ポイントにおける入力ピ
ン及び出力ピンの接続の異なる定義を示す表である。
に対応する、システム調停制御ポイントにおける入力ピ
ン及び出力ピンの接続の異なる定義を示す表である。
【図１２】多重化された調停側帯信号を示す表である。
１４ システム・バス装置 １６ システム・バス １８ 主ＰＣＩ装置 ２０ ＰＣＩホスト・ブリッジ ２２ 主ＰＣＩバス ２４ ＣＰＵ ２８ デュアルバス・メモリ制御装置 ３２ ベースシステムメモリ ４０ ＤＭＡ制御装置 ４２ システム調停制御ポイント（ＳＡＣＰ） ４４ Ｉ／Ｏ制御装置 ４６ ＰＣＭＣＩＡ制御装置 ４８ パワー管理制御装置 ５６ 周辺Ｉ／Ｏ装置 ７８ 標準バス・ブリッジ ８０ ＰＣＩ２次ブリッジ ９０ 標準Ｉ／Ｏ装置 ９４ ２次ＰＣＩ装置 １００ バンク調停制御装置（ＢＡＣＰ） １０２ ＰＣＩ調停制御ポイント（ＰＡＣＰ） １０４ 直接接続調停制御ポイント（ＤＡＣＰ） １０６ 直接接続ＭＣ−Ａ装置サポート １０８ ＰＡＣＰ２ １１０ 中央調停制御ポイント（ＣＡＣＰ）
フロントページの続き (72)発明者 パトリック・モーリス・ブランド アメリカ合衆国33445 フロリダ州、デル レイ・ビーチ、パーム・リッジ・ブルバー ド 4535 (72)発明者 ベチャラ・フアウド・ボウリー アメリカ合衆国33434 フロリダ州、ボ カ・ラトン、ノースウエスト・ツエンテイ エイス・アベニュウ 3008 (72)発明者 リチャード・ジェラルド・フォフマン アメリカ合衆国33437 フロリダ州、ボイ ントン・ビーチ、アパートメント・ナンバ ーテン−ツエンテイーエイス、セダー・レ イク・ロード 5325 (72)発明者 テレンス・ジョセフ・ローマン アメリカ合衆国33486 フロリダ州、ボ カ・ラトン、サウスウエスト・フィフス・ ストリート 1069
Claims (20)
- 【請求項１】中央演算処理装置（ＣＰＵ）と、 前記ＣＰＵがシステムメモリに対してデータの読取り及
び書込みを行うために該ＣＰＵを該システムメモリへ接
続する第１のシステム・バスと、 前記ＣＰＵに接続される第２のシステム・バスと、 少なくとも１つの周辺装置を接続している周辺バスへ前
記第２のシステム・バスを接続するホスト・ブリッジ
と、 複数の標準入出力（Ｉ／Ｏ）装置を接続している標準Ｉ
／Ｏバスへ前記周辺バスを接続するＩ／Ｏブリッジと、 （i）前記標準Ｉ／Ｏバスへのアクセスにおいて競合し
ている複数の前記標準Ｉ／Ｏ装置から１つの標準Ｉ／Ｏ
装置を選択するために複数の標準Ｉ／Ｏ装置間の調停を
行う第１の論理レベルと、（ii）前記周辺バスへアクセ
スにおいて前記選択された標準Ｉ／Ｏ装置、前記ＣＰＵ
及び前記少なくとも１つの周辺装置の中から１つを選択
するためにこれらの装置間の調停を行う第２の論理レベ
ルとを有する２段階の調停論理とを有し、 前記２段階の調停論理が、前記第１の論理レベルと前記
第２の論理レベルとを直接接続する付加的（サイドバン
ド）信号を有し、かつ該側帯信号が前記選択された標準
Ｉ／Ｏ装置に対応する調停識別情報を含む、 情報処理システム。 - 【請求項２】前記周辺バスが、ＰＣＩ（Peripheral Com
ponent Interconnect）アーキテクチャを構成する請求
項１に記載の情報処理システム。 - 【請求項３】前記第１の調停論理レベルが前記Ｉ／Ｏブ
リッジ上で実行され、かつ前記第２の論理レベルが前記
第２のシステム・バス上に常駐する請求項２に記載の情
報処理システム。 - 【請求項４】前記第２のシステム・バス上に常駐し、か
つ該第２のシステム・バスを周辺Ｉ／Ｏバスへ接続する
Ｉ／Ｏ制御装置と、 前記周辺Ｉ／Ｏバスへ接続される複数の周辺Ｉ／Ｏ装置
とを有し、 前記第２の調停論理レベルが、前記周辺バスへのアクセ
スのために、前記周辺Ｉ／Ｏバスへのアクセスにおいて
競合している複数の周辺Ｉ／Ｏ装置、前記選択された標
準Ｉ／Ｏ装置、前記少なくとも１つの周辺装置、及び前
記ＣＰＵ間の調停を行う請求項２に記載の情報処理シス
テム。 - 【請求項５】前記周辺バス及び前記第２のシステム・バ
スが少なくとも３２ビットのデータ幅を有する請求項２
に記載の情報処理システム。 - 【請求項６】前記標準Ｉ／Ｏバスが、マイクロチャネル
（MICROCHANNEL）・アーキテクチャを構成する請求項２
に記載の情報処理システム。 - 【請求項７】前記標準Ｉ／Ｏバスが、ＩＳＡアーキテク
チャを構成する請求項２に記載の情報処理システム。 - 【請求項８】前記周辺Ｉ／Ｏバスが、ＩＢＭのＡＴアー
キテクチャを構成する請求項４に記載の情報処理システ
ム。 - 【請求項９】前記第１の調停論理レベルがさらに、前記
周辺バスへのアクセスのために競合している複数の周辺
装置間の調停を行い、かつ該競合する周辺装置の１つを
選択し、 前記第２の調停論理レベルがさらに、前記周辺バスへの
アクセスのために、前記周辺Ｉ／Ｏバスへのアクセスの
ために競合している前記複数の周辺Ｉ／Ｏ装置、前記選
択された周辺装置、及び前記ＣＰＵ間の調停を行い、 前記側帯信号がさらに、前記選択された周辺装置に対応
する調停識別情報を含む、 請求項４に記載の情報処理システム。 - 【請求項１０】前記第２の調停論理レベルが、少なくと
も２つ調停制御ポイント・バンクである（i）前記周辺
Ｉ／Ｏバスへのアクセスのために競合している前記複数
の周辺Ｉ／Ｏ装置と前記選択された標準Ｉ／Ｏ装置との
間の調停を行う第１のバンクと、（ii）前記選択された
周辺装置と前記ＣＰＵとの間の調停を行う第２のバンク
とに分割され、かつ該第２のバンクが前記調停論理の中
でより高い優先レベルを保持する請求項９に記載の情報
処理システム。 - 【請求項１１】（i）ＣＰＵと、（ii）前記ＣＰＵがシ
ステムメモリに対してデータの読取り及び書込みを行う
ために該ＣＰＵを該システムメモリへ接続する第１のシ
ステム・バスと、（iii）前記ＣＰＵに接続される第２
のシステム・バスと、（iv）少なくとも１つの周辺装置
を接続している周辺バスへ前記第２のシステム・バスを
接続するホスト・ブリッジと、(v)複数の標準入出力
（Ｉ／Ｏ）装置を接続している標準Ｉ／Ｏバスへ前記周
辺バスを接続するＩ／Ｏブリッジとを有するコンピュー
タ・システムにおける調停機構であって、 （i）前記標準Ｉ／Ｏバスへのアクセスにおいて競合し
ている複数の前記標準Ｉ／Ｏ装置から１つの標準Ｉ／Ｏ
装置を選択するために複数の標準Ｉ／Ｏ装置間の調停を
行う第１の論理レベルと、 （ii）前記周辺バスへアクセスにおいて前記選択された
標準Ｉ／Ｏ装置、前記ＣＰＵ及び前記少なくとも１つの
周辺装置の中から１つを選択するためにこれらの装置間
の調停を行う第２の論理レベルとを有し、 前記選択された標準Ｉ／Ｏ装置に対応する調停識別情報
を含みかつ前記第１の論理レベルと前記第２の論理レベ
ルとを直接接続する側帯信号とを有する、 コンピュータ・システム内における調停機構。 - 【請求項１２】前記周辺バスが、ＰＣＩ（Peripheral C
omponent Interconnect）アーキテクチャを構成する請
求項１１に記載のコンピュータ・システム内における調
停機構。 - 【請求項１３】前記第１の調停論理レベルが前記Ｉ／Ｏ
ブリッジ上で実行され、かつ前記第２の論理レベルが前
記第２のシステム・バス上に常駐する請求項１２に記載
のコンピュータ・システム内における調停機構。 - 【請求項１４】前記コンピュータ・システムがさらに、
（i）前記第２のシステム・バス上に常駐し、かつ該第
２のシステム・バスを周辺Ｉ／Ｏバスへ接続するＩ／Ｏ
制御装置と、（ii）前記周辺Ｉ／Ｏバスへ接続される複
数の周辺Ｉ／Ｏ装置とを有し、 前記第２の調停論理レベルが、前記周辺バスへのアクセ
スのために、前記周辺Ｉ／Ｏバスへのアクセスにおいて
競合している複数の周辺Ｉ／Ｏ装置、前記選択された標
準Ｉ／Ｏ装置、前記少なくとも１つの周辺装置、及び前
記ＣＰＵ間の調停を行う請求項１２に記載のコンピュー
タ・システム内における調停機構。 - 【請求項１５】前記標準Ｉ／Ｏバスが、マイクロチャネ
ル（MICROCHANNEL）・アーキテクチャを構成する請求項
１２に記載のコンピュータ・システムにおける調停機
構。 - 【請求項１６】前記標準Ｉ／Ｏバスが、ＩＳＡアーキテ
クチャを構成する請求項１２に記載のコンピュータ・シ
ステムにおける調停機構。 - 【請求項１７】前記周辺Ｉ／Ｏバスが、ＩＢＭのＡＴア
ーキテクチャを構成する請求項１４に記載のコンピュー
タ・システムにおける調停機構。 - 【請求項１８】前記第１の調停論理レベルがさらに、前
記周辺バスへのアクセスのために競合している複数の周
辺装置間の調停を行い、かつ該競合する周辺装置の１つ
を選択し、 前記第２の調停論理レベルがさらに、前記周辺バスへの
アクセスのために、前記周辺Ｉ／Ｏバスへのアクセスの
ために競合している前記複数の周辺Ｉ／Ｏ装置、前記選
択された周辺装置、及び前記ＣＰＵ間の調停を行い、 前記側帯信号がさらに、前記選択された周辺装置に対応
する調停識別情報を含む、 請求項１４に記載のコンピュータ・システムにおける調
停機構。 - 【請求項１９】前記第２の調停論理レベルが、少なくと
も２つ調停制御ポイント・バンクである（i）前記周辺
Ｉ／Ｏバスへのアクセスのために競合している前記複数
の周辺Ｉ／Ｏ装置と前記選択された標準Ｉ／Ｏ装置との
間の調停を行う第１のバンクと、（ii）前記選択された
周辺装置と前記ＣＰＵとの間の調停を行う第２のバンク
とに分割され、かつ該第２のバンクが前記調停論理の中
でより高い優先レベルを保持する請求項１８に記載のコ
ンピュータ・システムにおける調停機構。 - 【請求項２０】前記周辺Ｉ／Ｏバスへのアクセスにおい
て競合している前記複数の周辺Ｉ／Ｏ装置、前記標準Ｉ
／Ｏバスへのアクセスにおいて競合している前記複数の
標準Ｉ／Ｏ装置、前記ＣＰＵ及び前記周辺バスへのアク
セスにおいて競合している前記複数の周辺装置の調停優
先順位が、前記コンピュータ・システムの初期構成にお
いて決定され、 前記第１の調停制御ポイント・バンクが、前記周辺Ｉ／
Ｏバスへのアクセスにおいて競合している前記複数の周
辺Ｉ／Ｏ装置の優先順位と前記選択された標準Ｉ／Ｏ装
置の優先順位とを、前記側帯信号に含まれる前記識別情
報を用いて比較し、かつ前記第２の調停制御ポイント・
バンクが、前記ＣＰＵの優先レベルと前記選択された周
辺装置の優先レベルとを、前記側帯信号に含まれる前記
識別情報を用いて比較する請求項１９に記載のコンピュ
ータ・システムにおける調停機構。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/069,253 US5396602A (en) | 1993-05-28 | 1993-05-28 | Arbitration logic for multiple bus computer system |
| US069253 | 1993-05-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06337841A true JPH06337841A (ja) | 1994-12-06 |
| JP2552085B2 JP2552085B2 (ja) | 1996-11-06 |
Family
ID=22087725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6075769A Expired - Lifetime JP2552085B2 (ja) | 1993-05-28 | 1994-04-14 | マルチプル・バスの調停論理のためのシステム及び方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5396602A (ja) |
| EP (1) | EP0629955B1 (ja) |
| JP (1) | JP2552085B2 (ja) |
| KR (1) | KR960016410B1 (ja) |
| CA (1) | CA2118995C (ja) |
| DE (1) | DE69423056T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937206A (en) * | 1995-08-11 | 1999-08-10 | Kabushiki Kaisha Toshiba | System for converting states of DMA requests into first serial information and transmitting information to first bus whenever a state change of a request |
Families Citing this family (133)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517671A (en) * | 1993-07-30 | 1996-05-14 | Dell Usa, L.P. | System for designating a plurality of I/O devices to a plurality of I/O channels and connecting and buffering the plurality of I/O channels to a single system bus |
| US5513372A (en) * | 1993-08-23 | 1996-04-30 | Intel Corporation | Peripheral interface having hold control logic for generating stall signals to arbitrate two read and one write operations between processor and peripheral |
| JPH0793273A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | 障害監視機構を具備したマルチｃｐｕシステム |
| US5477415A (en) * | 1993-11-12 | 1995-12-19 | Texas Instruments Incorporated | Automatic computer docking station having a motorized tray, cammed side connectors, motorized side connectors, and locking and unlocking guide pins |
| JPH07210537A (ja) * | 1993-12-10 | 1995-08-11 | Advanced Micro Devicds Inc | コンピュータシステム |
| US5611053A (en) * | 1994-01-21 | 1997-03-11 | Advanced Micro Devices, Inc. | Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers |
| US5655151A (en) * | 1994-01-28 | 1997-08-05 | Apple Computer, Inc. | DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer |
| US5805927A (en) * | 1994-01-28 | 1998-09-08 | Apple Computer, Inc. | Direct memory access channel architecture and method for reception of network information |
| US5828856A (en) * | 1994-01-28 | 1998-10-27 | Apple Computer, Inc. | Dual bus concurrent multi-channel direct memory access controller and method |
| US5557757A (en) * | 1994-02-02 | 1996-09-17 | Advanced Micro Devices | High performance integrated processor architecture including a sub-bus control unit for generating signals to control a secondary, non-multiplexed external bus |
| US5519851A (en) * | 1994-03-14 | 1996-05-21 | Sun Microsystems, Inc. | Portable PCMCIA interface for a host computer |
| US5805834A (en) * | 1994-03-30 | 1998-09-08 | Zilog, Inc. | Hot reconfigurable parallel bus bridging circuit |
| ATE231254T1 (de) * | 1994-04-28 | 2003-02-15 | Advanced Micro Devices Inc | System zur steuerung eines peripheriebustaktsignals |
| BR9507958A (pt) * | 1994-06-08 | 1998-05-26 | Intel Corp | Interface de conector de unidade de disco para uso em barramento de pci |
| DE69518286T2 (de) * | 1994-06-17 | 2001-02-22 | Advanced Micro Devices Inc | Speicherübertragungsgeschwindigkeitsbegrenzung für PCI-Meister |
| JP3454294B2 (ja) * | 1994-06-20 | 2003-10-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプル・バス情報処理システム及びブリッジ回路 |
| US5574864A (en) * | 1994-09-09 | 1996-11-12 | Compaq Computer Corporation | Method of implementing EISA bus devices on a host bus by disabling bridge circuitry between host and EISA buses |
| US5765027A (en) * | 1994-09-26 | 1998-06-09 | Toshiba American Information Systems, Inc. | Network controller which enables the local processor to have greater access to at least one memory device than the host computer in response to a control signal |
| US5729767A (en) * | 1994-10-07 | 1998-03-17 | Dell Usa, L.P. | System and method for accessing peripheral devices on a non-functional controller |
| US5555383A (en) * | 1994-11-07 | 1996-09-10 | International Business Machines Corporation | Peripheral component interconnect bus system having latency and shadow timers |
| US5621902A (en) * | 1994-11-30 | 1997-04-15 | International Business Machines Corporation | Computer system having a bridge between two buses with a direct memory access controller and an alternative memory access controller |
| CA2160500C (en) * | 1994-11-30 | 1999-11-09 | Amy Kulik | Pci/isa bridge having an arrangement for responding to pci bridge address parity errors for internal pci slaves in the pci/isa bridge |
| US5623697A (en) * | 1994-11-30 | 1997-04-22 | International Business Machines Corporation | Bridge between two buses of a computer system with a direct memory access controller having a high address extension and a high count extension |
| US5517650A (en) * | 1994-12-19 | 1996-05-14 | International Business Machines Corporation | Bridge for a power managed computer system with multiple buses and system arbitration |
| US5568619A (en) * | 1995-01-05 | 1996-10-22 | International Business Machines Corporation | Method and apparatus for configuring a bus-to-bus bridge |
| US6212589B1 (en) * | 1995-01-27 | 2001-04-03 | Intel Corporation | System resource arbitration mechanism for a host bridge |
| US5630174A (en) * | 1995-02-03 | 1997-05-13 | Cirrus Logic, Inc. | Adapter for detecting whether a peripheral is standard or multimedia type format and selectively switching the peripheral to couple or bypass the system bus |
| US5729762A (en) * | 1995-04-21 | 1998-03-17 | Intel Corporation | Input output controller having interface logic coupled to DMA controller and plurality of address lines for carrying control information to DMA agent |
| US5630145A (en) * | 1995-05-05 | 1997-05-13 | United Microelectronics Corp. | Method and apparatus for reducing power consumption according to bus activity as determined by bus access times |
| US5621900A (en) * | 1995-05-17 | 1997-04-15 | Intel Corporation | Method and apparatus for claiming bus access from a first bus to a second bus prior to the subtractive decode agent claiming the transaction without decoding the transaction |
| US5619661A (en) * | 1995-06-05 | 1997-04-08 | Vlsi Technology, Inc. | Dynamic arbitration system and method |
| US5875307A (en) * | 1995-06-05 | 1999-02-23 | National Semiconductor Corporation | Method and apparatus to enable docking/undocking of a powered-on bus to a docking station |
| US5761443A (en) * | 1995-06-07 | 1998-06-02 | Advanced Micro Systems, Inc. | Computer system employing a bus conversion bridge for interfacing a master device residing on a multiplexed peripheral bus to a slave device residing on a split-address, split-data multiplexed peripheral bus |
| US6104876A (en) * | 1995-06-07 | 2000-08-15 | Cirrus Logic, Inc. | PCI bus master retry fixup |
| WO1996041272A1 (en) * | 1995-06-07 | 1996-12-19 | Advanced Micro Devices, Inc. | Computer system having an improved bus arbiter adapted for real time applications |
| DE69625597D1 (de) * | 1995-06-15 | 2003-02-06 | Intel Corp | I/o-prozessor architektur mit integrierter pci-pci brücke |
| US5758171A (en) * | 1995-07-05 | 1998-05-26 | Cirrus Logic, Inc. | Apparatus and method for reading back socket power status information |
| EP0752666A3 (en) | 1995-07-06 | 2004-04-28 | Sun Microsystems, Inc. | Method and apparatus for fast-forwarding slave requests in a packet-switched computer system |
| FR2737591B1 (fr) * | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | Dispositif d'organisation d'acces a un bus memoire |
| US5873114A (en) * | 1995-08-18 | 1999-02-16 | Advanced Micro Devices, Inc. | Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles |
| US5790897A (en) * | 1995-08-21 | 1998-08-04 | New Media Corp. | Plug-in computer card with internal audio speaker element |
| US5784592A (en) * | 1995-09-11 | 1998-07-21 | Advanced Micro Devices, Inc. | Computer system which includes a local expansion bus and a dedicated real-time bus for increased multimedia performance |
| US5805842A (en) * | 1995-09-26 | 1998-09-08 | Intel Corporation | Apparatus, system and method for supporting DMA transfers on a multiplexed bus |
| US5781747A (en) * | 1995-11-14 | 1998-07-14 | Mesa Ridge Technologies, Inc. | Method and apparatus for extending the signal path of a peripheral component interconnect bus to a remote location |
| US5935232A (en) * | 1995-11-20 | 1999-08-10 | Advanced Micro Devices, Inc. | Variable latency and bandwidth communication pathways |
| US5754807A (en) * | 1995-11-20 | 1998-05-19 | Advanced Micro Devices, Inc. | Computer system including a multimedia bus which utilizes a separate local expansion bus for addressing and control cycles |
| US5778200A (en) * | 1995-11-21 | 1998-07-07 | Advanced Micro Devices, Inc. | Bus arbiter including aging factor counters to dynamically vary arbitration priority |
| JP3403284B2 (ja) * | 1995-12-14 | 2003-05-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 情報処理システム及びその制御方法 |
| US5850530A (en) * | 1995-12-18 | 1998-12-15 | International Business Machines Corporation | Method and apparatus for improving bus efficiency by enabling arbitration based upon availability of completion data |
| US6148356A (en) * | 1995-12-27 | 2000-11-14 | Intel Corporation | Scalable computer system |
| US5828865A (en) * | 1995-12-27 | 1998-10-27 | Intel Corporation | Dual mode bus bridge for interfacing a host bus and a personal computer interface bus |
| US6134622A (en) * | 1995-12-27 | 2000-10-17 | Intel Corporation | Dual mode bus bridge for computer system |
| US5793997A (en) * | 1996-01-11 | 1998-08-11 | Hewlett-Packard Company | Interface architecture for connection to a peripheral component interconnect bus |
| US5790814A (en) * | 1996-01-23 | 1998-08-04 | Dell U.S.A., L.P. | Technique for supporting semi-compliant PCI devices behind a PCI-to-PCI bridge |
| US5930487A (en) * | 1996-03-06 | 1999-07-27 | Vlsi Technology, Inc. | PCI bus master with cascaded PCI arbitration |
| US5956493A (en) * | 1996-03-08 | 1999-09-21 | Advanced Micro Devices, Inc. | Bus arbiter including programmable request latency counters for varying arbitration priority |
| US5987549A (en) * | 1996-07-01 | 1999-11-16 | Sun Microsystems, Inc. | Method and apparatus providing short latency round-robin arbitration for access to a shared resource |
| US5761452A (en) * | 1996-03-18 | 1998-06-02 | Advanced Micro Devices, Inc. | Bus arbiter method and system |
| US5805840A (en) * | 1996-03-26 | 1998-09-08 | Advanced Micro Devices, Inc. | Bus arbiter employing a transaction grading mechanism to dynamically vary arbitration priority |
| US5778199A (en) * | 1996-04-26 | 1998-07-07 | Compaq Computer Corporation | Blocking address enable signal from a device on a bus |
| US5802330A (en) * | 1996-05-01 | 1998-09-01 | Advanced Micro Devices, Inc. | Computer system including a plurality of real time peripheral devices having arbitration control feedback mechanisms |
| US5903906A (en) * | 1996-06-05 | 1999-05-11 | Compaq Computer Corporation | Receiving a write request that allows less than one cache line of data to be written and issuing a subsequent write request that requires at least one cache line of data to be written |
| US6075929A (en) * | 1996-06-05 | 2000-06-13 | Compaq Computer Corporation | Prefetching data in response to a read transaction for which the requesting device relinquishes control of the data bus while awaiting data requested in the transaction |
| US5987539A (en) * | 1996-06-05 | 1999-11-16 | Compaq Computer Corporation | Method and apparatus for flushing a bridge device read buffer |
| US6055590A (en) * | 1996-06-05 | 2000-04-25 | Compaq Computer Corporation | Bridge circuit comprising independent transaction buffers with control logic adapted to store overflow data in second buffer when transaction size exceeds the first buffer size |
| US6052513A (en) * | 1996-06-05 | 2000-04-18 | Compaq Computer Corporation | Multi-threaded bus master |
| US6035362A (en) * | 1996-06-05 | 2000-03-07 | Goodrum; Alan L. | Storing data associated with one request while continuing to store data associated with a previous request from the same device |
| US5872939A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corporation | Bus arbitration |
| US6108741A (en) * | 1996-06-05 | 2000-08-22 | Maclaren; John M. | Ordering transactions |
| US5872941A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corp. | Providing data from a bridge to a requesting device while the bridge is receiving the data |
| US6021480A (en) * | 1996-06-05 | 2000-02-01 | Compaq Computer Corporation | Aligning a memory read request with a cache line boundary when the request is for data beginning at a location in the middle of the cache line |
| US5937174A (en) * | 1996-06-28 | 1999-08-10 | Lsi Logic Corporation | Scalable hierarchial memory structure for high data bandwidth raid applications |
| US5881254A (en) * | 1996-06-28 | 1999-03-09 | Lsi Logic Corporation | Inter-bus bridge circuit with integrated memory port |
| US5805835A (en) * | 1996-07-15 | 1998-09-08 | Micron Electronics, Inc. | Parallel architecture computer system and method |
| US5954809A (en) * | 1996-07-19 | 1999-09-21 | Compaq Computer Corporation | Circuit for handling distributed arbitration in a computer system having multiple arbiters |
| US5862355A (en) * | 1996-09-12 | 1999-01-19 | Telxon Corporation | Method and apparatus for overriding bus prioritization scheme |
| US5867645A (en) * | 1996-09-30 | 1999-02-02 | Compaq Computer Corp. | Extended-bus functionality in conjunction with non-extended-bus functionality in the same bus system |
| US5870570A (en) * | 1996-10-29 | 1999-02-09 | Vlsi Technology, Inc. | Multiple bus agent integrated circuit device for connecting to an external bus |
| US5898888A (en) * | 1996-12-13 | 1999-04-27 | International Business Machines Corporation | Method and system for translating peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a computer system |
| US6141711A (en) * | 1996-12-19 | 2000-10-31 | National Semiconductor Corporation | Method and apparatus to enable insertion/ejection of a device in a computer system while maintaining operation of the computer system and application software |
| US5983297A (en) * | 1996-12-30 | 1999-11-09 | Intel Corporation | Method and apparatus for upgrading a computer system |
| US6138192A (en) * | 1996-12-31 | 2000-10-24 | Compaq Computer Corporation | Delivering a request to write or read data before delivering an earlier write request |
| US6070253A (en) * | 1996-12-31 | 2000-05-30 | Compaq Computer Corporation | Computer diagnostic board that provides system monitoring and permits remote terminal access |
| US6016525A (en) * | 1997-03-17 | 2000-01-18 | Lsi Logic Corporation | Inter-bus bridge circuit with integrated loopback capability and method for use of same |
| US5905877A (en) * | 1997-05-09 | 1999-05-18 | International Business Machines Corporation | PCI host bridge multi-priority fairness arbiter |
| US6044418A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Method and apparatus for dynamically resizing queues utilizing programmable partition pointers |
| US6016310A (en) * | 1997-06-30 | 2000-01-18 | Sun Microsystems, Inc. | Trunking support in a high performance network device |
| US6081512A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | Spanning tree support in a high performance network device |
| US6246680B1 (en) | 1997-06-30 | 2001-06-12 | Sun Microsystems, Inc. | Highly integrated multi-layer switch element architecture |
| US6094435A (en) * | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | System and method for a quality of service in a multi-layer network element |
| US6081522A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
| US6044087A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Interface for a highly integrated ethernet network element |
| US6119196A (en) * | 1997-06-30 | 2000-09-12 | Sun Microsystems, Inc. | System having multiple arbitrating levels for arbitrating access to a shared memory by network ports operating at different data rates |
| US6088356A (en) * | 1997-06-30 | 2000-07-11 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
| US6128666A (en) * | 1997-06-30 | 2000-10-03 | Sun Microsystems, Inc. | Distributed VLAN mechanism for packet field replacement in a multi-layered switched network element using a control field/signal for indicating modification of a packet with a database search engine |
| US6021132A (en) * | 1997-06-30 | 2000-02-01 | Sun Microsystems, Inc. | Shared memory management in a switched network element |
| US6049528A (en) * | 1997-06-30 | 2000-04-11 | Sun Microsystems, Inc. | Trunking ethernet-compatible networks |
| US6052738A (en) * | 1997-06-30 | 2000-04-18 | Sun Microsystems, Inc. | Method and apparatus in a packet routing switch for controlling access at different data rates to a shared memory |
| US5926628A (en) * | 1997-07-15 | 1999-07-20 | International Business Machines Corporation | Selectable priority bus arbitration scheme |
| US6018784A (en) * | 1997-07-31 | 2000-01-25 | Trimble Navigation Limited | PCI card for receiving a GPS signal |
| US6006300A (en) * | 1997-08-01 | 1999-12-21 | International Business Machines Corporation | System for isolating high-band-width signals transmitted between latency and jitter sensitive devices coupled to a secondary bus from operations on a primary bus |
| US6006303A (en) * | 1997-08-28 | 1999-12-21 | Oki Electric Industry Co., Inc. | Priority encoding and decoding for memory architecture |
| US6442632B1 (en) | 1997-09-05 | 2002-08-27 | Intel Corporation | System resource arbitration mechanism for a host bridge |
| US6393508B2 (en) | 1997-09-30 | 2002-05-21 | Texas Instruments Incorporated | Method and apparatus for multiple tier intelligent bus arbitration on a PCI to PCI bridge |
| US6016528A (en) * | 1997-10-29 | 2000-01-18 | Vlsi Technology, Inc. | Priority arbitration system providing low latency and guaranteed access for devices |
| US6230219B1 (en) * | 1997-11-10 | 2001-05-08 | International Business Machines Corporation | High performance multichannel DMA controller for a PCI host bridge with a built-in cache |
| US6098133A (en) * | 1997-11-28 | 2000-08-01 | Motorola, Inc. | Secure bus arbiter interconnect arrangement |
| US6092219A (en) * | 1997-12-03 | 2000-07-18 | Micron Technology, Inc. | Method for use of bus parking states to communicate diagnostic information |
| US6112316A (en) * | 1997-12-03 | 2000-08-29 | Micron Electronics, Inc. | System for use of bus parking states to communicate diagnostic information |
| US6996656B2 (en) * | 2002-10-31 | 2006-02-07 | Src Computers, Inc. | System and method for providing an arbitrated memory bus in a hybrid computing system |
| US5991833A (en) * | 1998-03-13 | 1999-11-23 | Compaq Computer Corporation | Computer system with bridge logic that reduces interference to CPU cycles during secondary bus transactions |
| US6260093B1 (en) | 1998-03-31 | 2001-07-10 | Lsi Logic Corporation | Method and apparatus for arbitrating access to multiple buses in a data processing system |
| US6567881B1 (en) | 1998-09-11 | 2003-05-20 | Tundra Semiconductor Corporation | Method and apparatus for bridging a digital signal processor to a PCI bus |
| US6363445B1 (en) | 1998-10-15 | 2002-03-26 | Micron Technology, Inc. | Method of bus arbitration using requesting device bandwidth and priority ranking |
| US6324612B1 (en) | 1998-12-10 | 2001-11-27 | International Business Machines Corporation | Associating buffers in a bus bridge with corresponding peripheral devices to facilitate transaction merging |
| US7197589B1 (en) * | 1999-05-21 | 2007-03-27 | Silicon Graphics, Inc. | System and method for providing access to a bus |
| US6469703B1 (en) * | 1999-07-02 | 2002-10-22 | Ati International Srl | System of accessing data in a graphics system and method thereof |
| US6560663B1 (en) * | 1999-09-02 | 2003-05-06 | Koninklijke Philips Electronics N.V. | Method and system for controlling internal busses to prevent bus contention during internal scan testing |
| US6708240B1 (en) * | 2000-03-31 | 2004-03-16 | Intel Corporation | Managing resources in a bus bridge |
| US6636929B1 (en) | 2000-04-06 | 2003-10-21 | Hewlett-Packard Development Company, L.P. | USB virtual devices |
| US6742064B2 (en) * | 2000-05-15 | 2004-05-25 | Goodrich Corp. | Programmable throttle circuit for each control device of a processing system |
| US6950893B2 (en) * | 2001-03-22 | 2005-09-27 | I-Bus Corporation | Hybrid switching architecture |
| US20040059862A1 (en) * | 2002-09-24 | 2004-03-25 | I-Bus Corporation | Method and apparatus for providing redundant bus control |
| US20040081179A1 (en) * | 2002-10-23 | 2004-04-29 | Gregorcyk Arthur J. | Method and system for selecting between serial storage buses using data signals of the buses |
| US7493429B2 (en) * | 2003-07-08 | 2009-02-17 | Microsoft Corporation | Communication of information via a side-band channel, and use of same to verify positional relationship |
| US20060056424A1 (en) * | 2004-09-15 | 2006-03-16 | Yolin Lih | Packet transmission using output buffer |
| US7310696B1 (en) * | 2004-12-03 | 2007-12-18 | Crossroads Systems, Inc. | Method and system for coordinating interoperability between devices of varying capabilities in a network |
| JP4349349B2 (ja) * | 2005-08-30 | 2009-10-21 | ソニー株式会社 | データ送受信システム、送信装置、受信装置及びデータ送受信方法 |
| US7525957B2 (en) * | 2005-09-01 | 2009-04-28 | Emulex Design & Manufacturing Corporation | Input/output router for storage networks |
| US7949815B2 (en) * | 2006-09-27 | 2011-05-24 | Intel Corporation | Virtual heterogeneous channel for message passing |
| JP5082407B2 (ja) * | 2006-11-28 | 2012-11-28 | 富士通株式会社 | アクセス競合試験におけるアクセス競合発生システム |
| US10416630B2 (en) | 2017-03-07 | 2019-09-17 | Uop Llc | System and method for industrial process automation controller farm with flexible redundancy schema and dynamic resource management through machine learning |
| CN116909975B (zh) * | 2023-09-12 | 2024-01-26 | 苏州浪潮智能科技有限公司 | 一种串行总线标准多主多从交互控制系统 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3170828D1 (en) * | 1980-07-08 | 1985-07-11 | Thomson Csf Mat Tel | Method and apparatus for arbitrating between a plurality of sub-systems |
| US4442504A (en) * | 1981-03-09 | 1984-04-10 | Allen-Bradley Company | Modular programmable controller |
| US5101478A (en) * | 1985-06-28 | 1992-03-31 | Wang Laboratories, Inc. | I/O structure for information processing system |
| US5297260A (en) * | 1986-03-12 | 1994-03-22 | Hitachi, Ltd. | Processor having a plurality of CPUS with one CPU being normally connected to common bus |
| US4890224A (en) * | 1986-06-27 | 1989-12-26 | Hewlett-Packard Company | Method and apparatus for fault tolerant communication within a computing system |
| US5003465A (en) * | 1988-06-27 | 1991-03-26 | International Business Machines Corp. | Method and apparatus for increasing system throughput via an input/output bus and enhancing address capability of a computer system during DMA read/write operations between a common memory and an input/output device |
| US5276845A (en) * | 1988-08-25 | 1994-01-04 | Yamaha Corporation | Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer |
| US5083259A (en) * | 1988-12-07 | 1992-01-21 | Xycom, Inc. | Computer bus interconnection device |
| JP2986176B2 (ja) * | 1990-05-11 | 1999-12-06 | 株式会社日立製作所 | バス権制御方式およびバスシステム |
| US5253348A (en) * | 1990-12-28 | 1993-10-12 | Apple Computer, Inc. | Method of arbitration for buses operating at different speeds |
| CA2064162C (en) * | 1991-05-28 | 2002-07-09 | Daniel Paul Fuoco | Personal computer with local bus arbitration |
| US5239631A (en) * | 1991-10-15 | 1993-08-24 | International Business Machines Corporation | Cpu bus allocation control |
| US5265211A (en) * | 1992-01-02 | 1993-11-23 | International Business Machines Corporation | Arbitration control logic for computer system having dual bus architecture |
-
1993
- 1993-05-28 US US08/069,253 patent/US5396602A/en not_active Expired - Lifetime
-
1994
- 1994-03-14 CA CA002118995A patent/CA2118995C/en not_active Expired - Fee Related
- 1994-04-14 JP JP6075769A patent/JP2552085B2/ja not_active Expired - Lifetime
- 1994-04-28 KR KR94009144A patent/KR960016410B1/ko not_active IP Right Cessation
- 1994-05-25 EP EP94303782A patent/EP0629955B1/en not_active Expired - Lifetime
- 1994-05-25 DE DE69423056T patent/DE69423056T2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937206A (en) * | 1995-08-11 | 1999-08-10 | Kabushiki Kaisha Toshiba | System for converting states of DMA requests into first serial information and transmitting information to first bus whenever a state change of a request |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2118995C (en) | 1997-04-08 |
| DE69423056T2 (de) | 2000-09-14 |
| JP2552085B2 (ja) | 1996-11-06 |
| CA2118995A1 (en) | 1994-11-29 |
| DE69423056D1 (de) | 2000-03-30 |
| EP0629955A1 (en) | 1994-12-21 |
| KR960016410B1 (en) | 1996-12-11 |
| EP0629955B1 (en) | 2000-02-23 |
| US5396602A (en) | 1995-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2552085B2 (ja) | マルチプル・バスの調停論理のためのシステム及び方法 | |
| JP2505114B2 (ja) | マルチプル・バス情報処理システムにおける直接メモリアクセス機構 | |
| AU651747B2 (en) | Arbitration control logic for computer system having dual bus architecture | |
| EP0450233B1 (en) | Bus access for digital computer system | |
| US5621897A (en) | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols | |
| US5805842A (en) | Apparatus, system and method for supporting DMA transfers on a multiplexed bus | |
| JP2571673B2 (ja) | 多重化バスを有する情報処理システムでバック・ツー・バック・データ転送を提供する方法および装置 | |
| US5664197A (en) | Method and apparatus for handling bus master channel and direct memory access (DMA) channel access requests at an I/O controller | |
| US5878240A (en) | System and method for providing high speed memory access in a multiprocessor, multimemory environment | |
| US5625779A (en) | Arbitration signaling mechanism to prevent deadlock guarantee access latency, and guarantee acquisition latency for an expansion bridge | |
| KR19990022950A (ko) | Ｐｃｉ－ｐｃｉ 브리지를 집적화한 ｉ／ｏ 프로세서의 구조 | |
| US5796968A (en) | Bus arbiter used in a computer system | |
| JPH0683763A (ja) | 中央アービタをスレーブアービタに変換する方法およびシステム | |
| US6959354B2 (en) | Effective bus utilization using multiple bus interface circuits and arbitration logic circuit | |
| US5968144A (en) | System for supporting DMA I/O device using PCI bus and PCI-PCI bridge comprising programmable DMA controller for request arbitration and storing data transfer information | |
| US6021483A (en) | PCI-to-PCI bridges with a timer register for storing a delayed transaction latency | |
| US5933616A (en) | Multiple bus system bus arbitration according to type of transaction requested and the availability status of the data buffer between the buses | |
| US5983025A (en) | Computer system buffers for providing concurrency and avoid deadlock conditions between CPU accesses, local bus accesses, and memory accesses | |
| US5850529A (en) | Method and apparatus for detecting a resource lock on a PCI bus | |
| US5857081A (en) | Method and apparatus for controlling a master abort in a computer system | |
| US5666556A (en) | Method and apparatus for redirecting register access requests wherein the register set is separate from a central processing unit | |
| US5838930A (en) | Method and apparatus for controlling a command cycle on a bus | |
| US6199123B1 (en) | Computer system for supporting increased PCI master devices without the requiring additional bridge chips | |
| JPH0973429A (ja) | コンピュータシステム及びバス間制御回路 | |
| JPH0954748A (ja) | コンピュータシステムおよびこのシステムに設けられるｄｍａコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 17 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |