JP2552085B2 - マルチプル・バスの調停論理のためのシステム及び方法 - Google Patents
マルチプル・バスの調停論理のためのシステム及び方法Info
- Publication number
- JP2552085B2 JP2552085B2 JP6075769A JP7576994A JP2552085B2 JP 2552085 B2 JP2552085 B2 JP 2552085B2 JP 6075769 A JP6075769 A JP 6075769A JP 7576994 A JP7576994 A JP 7576994A JP 2552085 B2 JP2552085 B2 JP 2552085B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- peripheral
- arbitration
- standard
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Description
システムにおける調停(arbitration)機構に関し、特
に、バス・ブリッジ(bus bridge)により互いに接続さ
れた複数のバスからなるコンピュータ・システムのため
の調停論理に関する。
のバスを含んでいる。システム内の各バスには装置が接
続されており、それらの装置はそのバスを介して互いに
ローカルに通信する。しかしながら、あるバスに接続さ
れた装置が別のバスに接続された装置に情報を書込んだ
りあるいはその装置から情報を読出したりする必要があ
る場合には、異なるバスを介したシステムワイドな通信
が必要とされる。異なるバス上の装置間におけるシステ
ムワイドな通信を可能にするために、あるバスの通信プ
ロトコルと別のバスの通信プロトコルを適合させるバス
・ツー・バス(bus-to-bus)ブリッジ(インターフェー
ス)が設けられる。
えば以下の特許出願に記載されている。すなわち、米国
特許出願第815992号「BUS CONTROL LOGIC FOR CO
MPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米国
特許出願第816184号「PARITY ERROR DETECTION A
ND RECOVERY」、米国特許出願第816204号「CHACH
E SNOOPING AND DATA INVALIDATION TECHNIQUE」、米国
特許出願第816203号「BUS INTERFACE LOGIC FOR
COMPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米
国特許出願第816691号「BIDIRECTIONAL DATA STO
RAGE FACILITYFOR BUS INTERFACE UNIT」、米国特許出
願第816693号「BUS INTERFACE FOR CONTROLLING
SPEED OF BUS OPERATION」、米国特許出願第81611
6号「ARBITRATION CONTROL LOGIC FOR COMPUTER SYSTE
M HAVING DUAL BUS ARCHITECTURE」、及び米国特許出願
第816698号「METHOD AND APPARATUS FOR DETERMI
NING ADDRESS LOCATION AT BUS TO BUS INTERFACE」等
である。これらの出願には、システム内の異なるバスに
接続された装置のシステムワイドな通信を可能にする機
構が記載されている。
内の各バス・ツー・バス・ブリッジは、そのシステム内
の2つのバスを接続するために用いられる。様々な形式
のバスが、所与のコンピュータ・システムを構築するた
めに利用可能である。標準的なI/Oバスとしては、例
えばISAバスやマイクロチャネル(MICRO CHANNEL:MC
-A)バスがあり、設置された周辺I/O装置をより集中
的で高性能なバスの周りに構築されたシステムへ接続す
るためによく利用される。
スの1つにPCI(Peripheral Component Interconnec
t)バスがある。このバスは、比較的短時間の間に大量
のデータ転送を行うことができる。PCIバスは、32
ビットのデータラインにより33MHzにおいて利用可
能なデータで120メガバイト/秒のスループット、最
高132メガバイト/秒までの能力がある。PCIバス
がこの高レベルの性能を得ている要因としては、1つに
はCPUを接続できるシステムバス等の他の高速バスへ
直接連結可能である点が挙げられ、それによってPCI
バスに接続された装置とそのシステム・バスに接続され
た装置との間の速やかなデータ転送が可能になる。実際
に、あるグラフィクス制御装置などのいくつかの高集積
度の装置は、PCIバス等の高性能バスを介してシステ
ム・バスに直接連結される必要がある。さらに、PCI
バスのアーキテクチャは、これに接続される周辺装置を
動作させるためのいずれの「グルー・ロジック(glue l
ogic)」も必要としない。他のバスについてのグルー・
ロジックは、通常、デコーダ、バッファ又はラッチ等の
付加的ハードウェア要素からなり、それらは周辺装置と
バスとの中間に設置されている。
ロック信号で動作し、PCIバス上を伝送されるデータ
のストリングは32ビット長である。32ビットのデー
タ・ストリングはダブル・ワード(DWORD)と呼ばれ、
それぞれ8ビットのデータからなる4バイトに分割され
ている。PCIバスにより運ばれるアドレス情報及びデ
ータ情報は、同じ32ビット・バス上で多重化されてい
る。多重化することによりアドレス・ラインとデータ・
ラインとを別にする必要性がなくなる。すなわちこのこ
とは、他のバス・アーキテクチャに比べた場合、PCI
バス環境で必要な信号の数を低減させることになる。P
CIバスのアーキテクチャで必要な信号の数は45乃至
47であるが、非多重化バスでは通常この倍の数を必要
とする。従って、信号数が低減されるので、PCIバス
に接続される装置をサポートするために必要な接続ピン
の数もまた相当する数だけ低減される。このようにPC
Iアーキテクチャは、特に高い集積度のデスクトップ型
コンピュータ・システムに適している。
に詳細な記述については、例えば、「Peripheral Compo
nent Interconnect (PCI) Revision 2.0 Specificatio
n」,published April 30,1993、「Preliminary PCI Sys
tem Design Guide」, revision 0.6, published Novemb
er 1, 1992及び「Peripheral Component Interconnect
(PCI) Add-inn Board/Connector Addendum」, (Draft)
published 6 November, 1992、並びにPCI Special Inte
rest Groupによるものがある。
スとの間の通信プロトコルが異なる場合、コンピュータ
・システム内でのPCIバスの標準I/Oバスへのイン
ターフェースには問題が多い。例えば、標準I/Oバス
へ接続されたI/O装置とPCIバスに接続されたPC
I装置との間のシステムワイド(全体的な)調停は、2
つのバスの通信プロトコルが適合しなければ不可能であ
る。現在のところ、PCIバスの動作と標準I/Oバス
によりサポートされる動作との間のプロトコルの不適合
が、このようなシステムワイドな調停を妨げている。
CIバス等の)高性能バスを有しかつ標準I/Oバスを
サポートするための拡張ブリッジを選択的に付加する能
力を有するコンピュータ・システム内で使用できるシス
テムワイドな調停機構を提供することである。さらに本
発明の目的は、システムが拡張ブリッジを有するか否か
に拘らずそのような調停機構をシステム内で動作可能に
することである。
バスのコンピュータ環境のための調停論理を提供する。
この論理は、マルチバス環境において拡張ブリッジ(例
えば、ISAブリッジやマイクロチャネル・ブリッジ)
が用いられているか否かによらずシステムワイドな調停
を行うのに適している。いずれの場合においてもこの論
理は、バンク調停制御ポイント(BACP)及び一対の
バンク・アービタ(PCI調停制御ポイント(PAC
P)と直接接続調停制御ポイント(DACP))からな
るシステム調停制御ポイント(SACP)において実行
される。BACP(Bank Arbitration Control Point)
は、主PCIバスの制御のためにPACP(PCI Arbitr
ation Control Point)及びDACP(Direct-attached
Arbitration Control Point) から出される要求間の
調停を行う。
明の実施例においては、PACPが、CPU及びPCI
バスに接続された主PCI装置から出される主PCIバ
ス・アクセス要求を管理する。PCI装置は、PACP
への要求/許可入出力ラインを介してPCIバスへのア
クセス要求を出し、またその許可を受取る。この要求/
許可ラインは、主PCI装置とPACPとの間の直接接
続である。DACPは、直接接続される内蔵I/O制御
装置から出される主PCIバス要求を処理する。またI
/O制御装置は、制御する周辺I/O装置のために調停
を行う。
の第2の実施例においては、主PCI装置とPACPと
の間の直接接続が無い。その代りに、標準バス・ブリッ
ジ内に物理的に設置された2次的な調停制御ポイントP
ACP2が、主PCI装置のバス・アクセス要求を受取
る。PACP2は、接続された主PCI装置間を調停
し、1つの要求ラインにより主PACPに対して1つの
バス・アクセス要求を出す。その後PACPは、CPU
とPACP2により選択された最優先のPCI装置との
間の調停を行い、その最優先のPCI装置のためにBA
CPにたいしてバス要求を出す。
張ブリッジ上に物理的に設置されており、拡張ブリッジ
によりサポートされる標準バスに接続されたI/O装置
の調停を管理する。CACPは最優先のI/O装置を選
択して、この装置のために1つの要求をDACPに対し
て出す。DACPは、内蔵I/O制御装置により制御さ
れる周辺I/O装置と選択された標準バスI/O装置と
の間の調停を行い、最優先装置のためにBACPに対し
て1つのバス要求を出す。その後、BACPは、主PC
Iバスの制御のためにPACP及びDACPから出され
た要求間の調停を行う。
CPとの間に直接接続が存在しないので、従来PCI要
求許可信号として用いられていたピンを、ここでは主P
ACPと2次的なPACP2との間の通信のために用い
ることができる。これらのピン接続は付加的信号(side
band)として再定義され、主PACPとDACPとの間
及び2次的PACP2と拡張バス上に設置されたCAC
Pとの間の分散調停をサポートするために用いられる。
側帯ラインは、拡張ブリッジとSACPとの間を直接接
続し、そして以下の装置を識別する情報を含んでいる。
すなわち(i)CACPを介してPCIバス・アクセス
要求を出している拡張ブリッジによりサポートされる標
準I/O装置、及び(ii)PACP2を介してPCIバ
ス・アクセス要求を出している主PCI装置である。こ
の識別情報を与えることにより、PACPとDACPは
より公平に以下のそれぞれの間の調停を行うことが可能
になる。すなわち(i)主PCI装置とCPUとの間、
及び(ii)拡張ブリッジによりサポートされるI/O装
置と直接接続される周辺I/O装置との間である。
ム10であり、(i)システム・バス(S−バス)16
を介してシステム・バス装置14へ接続されるプロセッ
サ、キャッシュ及びメモリの複合体12、及び(ii)主
PCIバス22を介してシステム・バス装置の1つであ
る主PCIホスト・ブリッジ20に接続される主PCI
装置18から構成されている。図1乃至図3に示された
プロセッサ、キャッシュ及びメモリの複合体12、シス
テム・バス装置14、主PCI装置18、及び他の構成
要素については、以下により詳細に記述する。
体12は、中央演算処理装置(CPU)24、自己検査
回路26、デュアルバスメモリ制御装置28、CPUキ
ャッシュ30、及びベースシステムメモリ32からな
る。好適例におけるCPU24は、Intel,In
c.からi486TMの製品名で市販されている32ビッ
トマイクロプロセッサであるが、システム10は他の形
のCPU、特に他のx86形のマイクロプロセッサを用
いても実施可能である。自己検査回路26は、CPU2
4の起動時の組込み検査(built-in-self-test:BIS
T)機能を与える。自己検査回路はまた、各システム・
バス装置14内に組込み可能ないずれの自己検査機能を
も制御する。
により自己検査回路26及びメモリ制御装置28へ接続
される。メモリ制御装置28は、ベースシステムメモリ
・バス36によりベースシステムメモリ32へ接続され
る。メモリ制御装置28は、ベースシステムメモリ・バ
スを介してベースシステムメモリ32に対する読取り及
び書込み動作を制御する。これらの動作は、CPUロー
カル・バス34を介してCPU24により開始される
か、又はシステム・バス16を介してシステム・バス装
置14により開始される。メモリ制御装置は2つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス36及びCPUローカル・バス34を介す
る動作は同時に管理可能である。CPUローカル・バス
34、ベースシステムメモリ・バス36及びシステム・
バスは32ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パス(図1乃至
図3中の「D」、「A」及び「C」)からなる。
ドな記憶能力を提供し、非インターリーブなメモリ・カ
ード又はインターリーブなメモリ・カードのいずれによ
っても構成することができる。CPUキャッシュ30
は、ベースシステムメモリ32又はシステム10の外に
設置された拡張メモリのいずれかに入っている情報を短
期間記憶することができる。このような拡張メモリは、
例えば、システムの周辺に接続されたI/O装置に設置
することができる。CPUキャッシュ30は、ランダム
アクセスメモリ(RAM、図示せず)を有しており、C
PU24により頻繁にアクセスされるベースシステムメ
モリ32のアドレス場所を一時的に記憶するために用い
られる。CPU24は、CPUキャッシュ30内に記憶
された情報に直接アクセスする。一方ベースシステムメ
モリ32内に記憶された情報へのアクセスはメモリ制御
装置28により処理されなければならない。
セスは、ベースシステムメモリ・バス36を介してメモ
リ制御装置28により制御される。メモリ制御装置はベ
ースシステムメモリ32へのシステムメモリ・サイクル
を開始する。このサイクルの間、CPU24又はシステ
ム・バス装置14の中の1つのいずれかが、メモリ制御
装置28を介してベースシステムメモリへのアクセスを
行う。CPU又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているCPU(ローカル・バス)動作がI/
Oサイクルであると判断した場合、メモリ制御装置は、
システム・バス装置14によるアクセスのためにシステ
ム・バス16上へ情報を伝送する。もしそのI/Oサイ
クルがシステム・バス装置を目的とする場合、適切なシ
ステム・バス装置がデコード命令によりメモリ制御装置
に対して応答する。もしそのI/O動作が主PCI装置
18を目的とする場合、PCIホスト・ブリッジ20が
デコード命令によりメモリ制御装置に対して応答し、適
切な主PCI装置に対してI/Oサイクルを送る。
システム・バス装置14のために1つのクロックを与
え、CPU24に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は33MHzで動作する。CPU24に与えられる2つ
の信号は、それぞれ33MHz及び66MHzで動作す
る。CPU24は、内部では66MHzで動作するがC
PUローカル・バス34を介しては33MHzで通信す
るために、2つのクロック信号を必要とする。
体12とシステム・バス装置との間の通信は、メモリ制
御装置28により32ビットのシステム・バス16を介
して管理される。図1乃至図3の好適例に示すように、
システム・バスには、直接メモリアクセス(DMA)制
御装置40、システム調停制御ポイント(SACP)4
2、入出力(I/O)制御装置44、PCMCIA制御
装置46、及びパワー管理制御装置48もまた接続され
ている。さらに細かいパワー管理制御が望ましい場合
は、パワー管理制御装置48にパワー管理マイクロ制御
装置50を任意に接続してもよい。システム・バス16
上のDMA制御装置40とI/O制御装置44との中間
にバッファ52が設けられている。しかしながら、図1
乃至図3のように、図示のもの以外の他のシステム・バ
ス装置14をシステム・バス16に接続できるように考
慮されている。
Aカード・スロット54に直接接続される。周辺I/O
装置56は、バッファ58によりPCMCIAカード・
スロット54へ接続される。アドレス・ラッチ57は、
バッファ58と周辺I/O装置56との中間に設けられ
る。周辺I/O装置56はI/O制御装置44により制
御される。I/O制御装置には、日時クロック60及び
RAMモジュール62が取付けられる。I/O制御装置
44は、マウス・ポート64、シリアル・ポート66、
パラレル・ポート68及びキーボード・ポート70を含
む様々なポートをサポートする。
置14をサポートする以外に、システム10はまた、第
2の高速高バンド幅のバスをもサポートする。それは好
適例では主PCIバス22である。システム10内の主
PCI装置18は、主PCIバス22を介して互いに通
信する。主PCI装置は、CPU、キャッシュ及びメモ
リの複合体12並びにシステム・バス16上に常駐する
他のシステム・バス装置14とPCIホスト・ブリッジ
20により通信する。PCIホスト・ブリッジ20自身
は、システム・バス上に常駐するシステム・バス装置で
ある。そしてPCIホスト・ブリッジ20は、システム
・バス16と主PCIバス22との間のインターフェー
スの役割をし、これら2つのバス間及びこれら2つのバ
スに接続される周辺装置間の通信に対して効果的手段を
提供する。
の短い相互接続機構を可能にし、これを介してCPU2
4又は他のシステム・バス装置14が主PCI装置18
又はこれに接続された装置に直接アクセスすることがで
きる。ブリッジ20はまた、主PCI装置又はこれに接
続された装置がベースシステムメモリ32に対して速や
かにかつ直接アクセスできる高性能パスを提供する。さ
らに、ホスト・ブリッジ20は、システム・バス16と
主PCIバス22との間のインターフェースを可能にす
るために必要な全てのハードウェアを設けており、それ
によってこれらのバス間でデータを転送することができ
る。
装置をサポートすることができる。図1乃至図3のよう
に、これらの装置には、グラフィクス制御装置72、シ
リアルSCSI(small computer systems interface)
制御装置74、PCMCIA制御装置76、標準I/O
バス(例えば、ISA又はマイクロチャネル(MC−
A))ブリッジ78(ここでは拡張ブリッジとも称す
る)、及びPCI2次ブリッジ80が含まれる。しかし
ながらPCIバスに接続される図1乃至図3に示された
装置は、PCIバスを実現するシステムの一例にすぎ
ず、従って開示された構成の例であり、いずれにせよ本
発明を限定しようとするものではない。
AM82の形でメモリ機能を備えることによりこの中に
ビデオ・フレームをバッファすることができ、そしてP
CIバス・アーキテクチャによりサポート可能な周知の
グラフィクス制御チップのいずれをも制御することがで
きる。SCSI制御装置74は、SCSIバスに接続さ
れたSCSI装置84と主PCIバス22との間のイン
ターフェースとして働き、そしてPCIバス・アーキテ
クチャによりサポート可能ないずれのSCSI装置をも
制御することができる。PCMCIA制御装置76は、
カード・スロット88に接続されかつこれを制御する。
えば、MC−AバスやISAバス)92に接続されたI
/O装置と主PCIバス22との間のインターフェース
として働く。2次PCI装置94は、2次PCIバス9
6を介してPCI2次ブリッジ80へ接続されている。
そして、オプションの2次PCI装置94を何台でも2
次PCIバス96に接続することが可能である。PCI
2次ブリッジ80は、2次PCIバス96に接続された
2次PCI装置94と主PCIバス22との間のインタ
ーフェースとして働く。
ッジ20、及びI/O制御装置44は、ベースシステム
メモリ32と周辺I/O装置56上や標準I/O装置9
0上の拡張メモリとの間の情報の交換を制御する。DM
A制御装置40はまた、CPU、キャッシュ及びメモリ
複合体12のために3つの機能を設けている。第1に、
DMA制御装置は、DMAチャネルを構成するために小
型コンピュータ用のSCB(subsystem control bloc
k)を用いることにより、プログラムI/Oモードを不
要にする。第2に、DMA制御装置は、遅いI/O拡張
装置と通常それより速いベースシステムメモリ32との
間の転送を最適化するバッファ機能を備えている。第3
に、DMA制御装置は、8チャネル、32ビットのベー
スシステムメモリへの直接アクセス機能を備えている。
ベースシステムメモリへの直接アクセス機能が稼働して
いる場合、DMA制御装置40は2つのモードのいずれ
かで機能することが可能である。第1の動作モードにお
いては、DMA制御装置が、CPU24に対して機能的
にスレーブとなるプログラムされたI/Oモードで機能
する。第2の動作モードにおいては、DMA制御装置自
身が、システム・バス上でマスタとして機能する。
・マスタとして機能する。つまり、データのソースにも
宛先にもならないが、ソース・エンティティ(装置)と
宛先エンティティ(装置)との間でデータを転送するた
めの手段を提供する。図ではシステム・バス上に常駐し
ているように示されているが、DMA制御装置がシステ
ム・バス上に常駐する必要はない。DMA制御装置は、
通常、メモリからI/O装置への、またI/O装置から
メモリへの、さらにメモリからメモリへのデータ・トラ
ンザクションを管理する。このメモリは、ベースシステ
ムメモリ32でも、周辺I/O装置56上や標準I/O
装置90上の周辺メモリでもよい。
バス)92上に常駐する標準I/O装置90は、8ビッ
ト形の装置でも、16ビット形の装置でも、32ビット
形の装置でもよい。本発明によるPCIホスト・ブリッ
ジ20及びシステム調停制御ポイント(SACP)42
の設計は、(i)CPU24、(ii)主PCIバス22
上に常駐する主PCI装置18、(iii)標準I/Oバ
ス92上に常駐する標準I/O装置90、及び(iv)I
/O制御装置44により制御される周辺I/O装置56
をシステムワイドに、同時に調停することを可能にす
る。SACP42は、標準I/O装置90、CPU2
4、主PCI装置18、及び周辺I/O装置56のため
の主アービタとして機能する。
CP42の実施態様のブロック図である。図4乃至図6
は、図1乃至図3に示されたシステムが主PCIバス2
2に接続された標準バス・ブリッジ78を含まない場合
に用いられるシステム調停制御ポイントの実施例のブロ
ック図である。図7乃至図10は、図1乃至図3に示さ
れたシステムが主PCIバス22に接続された標準バス
・ブリッジ78を含む場合に用いられるシステム調停制
御ポイントの第2の実施例のブロック図である。
ス・ブリッジ78がない場合に用いられるSACP42
の実施態様は、バンク調停制御ポイント(BACP)1
00、PCI調停制御ポイント(PACP)102、及
び直接接続調停制御ポイント(DACP)104からな
る。BACP100は、PACP102とDACP10
4とによる主PCIバス22の制御のための要求の間の
調停を行う。PACP102は、CPU24と主PCI
装置18とから出された主PCIバスへのアクセス要求
(まとめて、「BANK0要求」と称する)を管理す
る。DACP104は、I/O制御装置44が制御する
周辺I/O装置56のために出した主PCIバス要求を
制御する。後に図7乃至図10を参照して説明するが、
主PCIバス22に接続された標準バス・ブリッジ78
を含むシステムにおいては、DACP104は、標準バ
ス・ブリッジ78が接続している標準I/O装置90の
ために出した主PCIバスへのアクセス要求もまた管理
する。
置44及びDMA制御装置40により出された主PCI
バス要求は、以降まとめて「BANK1要求」と称す
る。PACP102及びDACP104により出された
主PCIバスへのアクセス要求を管理することに加え
て、BACP100は、PCI2次ブリッジ80が接続
している2次PCI装置のために出す主PCIバス要求
(まとめて、「BANK2要求」と称する)を処理する
ようにもなっている。本発明では、図4乃至図6及び図
7乃至図10に示したもの(PACP102、DACP
104及びPCI2次ブリッジ80)以外のバンク・ア
ービタを含めるためのさらなる拡張が考慮されている。
もしシステム内に他の2次PCIブリッジが、PCIバ
ス22に接続された多層構造で含まれる場合、これらの
他の2次PCIブリッジ自身は、接続された装置の間で
調停を実行してからBACP100に対して「BANK
N要求」を出すことになる。
10において、(i)CPUと主PCI装置との間の調
停が、(ii)I/O制御装置により制御される周辺I/
O装置と標準バス・ブリッジ78(存在する場合)に接
続される標準I/O装置との間の調停とは独立に管理さ
れる調停方法を可能にする。PACP102は、PAC
P102上の5本のピンを介して5台までのPCI装置
18及びCPU24からPCIバス22へのアクセス要
求を直接受信する。5台のPCI装置は、PACP上の
5本の要求/許可ピンを用いてそれらの要求を出す。す
なわち、REQ0#からREQ4#である(ここでは、
記号「#」は負のアクティブ信号を示すために用い
る)。PCI装置は、許可ラインGNT0#からGNT
4#を介して主PCIバス22へのアクセスを許可され
る。要求ライン及び許可ラインは、主PCI装置18と
PACP102との間の直接接続である。
ベースシステムメモリへアクセスするが、もしCPU2
4が主PCIバス22へのアクセスを要求するならば、
CPU24は、主PCI装置18により出された同様の
要求と競合しなければならない。一旦CPU24がシス
テム・バス16の制御を獲得すると、PCIホスト・ブ
リッジは、PCIバスとシステム・バスとの間のバス・
マスタ・インターフェースを提供し、そしてCPU24
に対してPCIマスタとなる。PCIホスト・ブリッジ
は、調停は行わないけれども、プロトコル変換、バッフ
ァ、システム・バスとPCIバストの間の速度調整を行
う。
は、デュアルバスメモリ制御装置28が、CPU24の
ために直接PACP102に接続されている。CPU2
4についての主PCIバスへのアクセス要求は、要求ラ
インBREQ上のPACP102へ出され、これはPA
CPへの割込み信号として(i486形のプロセッサに
おいて通常)用いられる。デュアルバスメモリ制御装置
28は、デュアルバスメモリ制御装置28とPACP1
02との間で専用ラインHOLD及びHLDAを介して
ホールド/ホールド肯定応答(hold/hold ack)プロト
コルを用いる。CPUがi486アーキテクチャではな
いシステムの例では、PACPとCPUとのインターフ
ェースが未知であるので、PACPは、i486用のB
REQ、HOLD、HLDAに加えてPCI要求/許可
ハンドシェイク(CPUREQ#及びCPUGNT#)
をもサポートしなければならない。従って、CPU24
と各PCI装置の双方のためにデュアルバスメモリ制御
装置28は、PACP102との調停要求信号及び許可
信号のための直接接続を有する。
御装置28との間の保留要求は、2つの異なる方法でP
ACP102により処理される。PACP102は、複
数の調停アルゴリズムを処理することができる。これ
は、PACPのREQ又はGNT毎にプログラム可能な
ARBID及びフェアネス(fairness)ビットを与える
ことにより実行される。第1の方法は、ラウンド・ロビ
ン方式によりPACPが、順次、保留要求を与えるもの
である。第2の方法は、固定された優先順序で要求を管
理するものである。この第2の方法は、調停優先順序が
各主PCI装置18及びCPU24に対して割当てられ
ている場合に可能である。特に、CPUの要求ラインB
REQ/CPUREQ#及び主PCI装置の要求ライン
REQ0#乃至REQ4#は、プログラム可能な優先レ
ベルを有している。この優先レベルは、保有するPCI
装置のバンド幅に基づいて決めてもよい。例えば、バン
ド幅が高くバッファ能力の低いPCI装置は、バンド幅
が低くバッファ能力の高い装置よりも早い調停優先順位
を割当てられるべきである。
02は、PCI装置及びCPUの要求の間で調停し、P
CI装置またはCPUのいずれが優先権を有しているか
を判断し、1つの装置の要求をラインBANK0_RE
Q#上のBACPへ送る。他のバンク・アービタ(BA
NK1_REQ#、BANK2_REQ#等)により出
される要求についても同様である。主PCIバス22へ
のアクセスは、BACP(BANK0_GNT#、BA
NK1_GNT#、BANK2_GNT#等)により許
可ライン出力を介して選択された装置に許可される。
78を用いないシステム例において)I/O制御装置4
4により制御される周辺I/O装置56の間、又は標準
バス・ブリッジ78がシステムに含まれる場合に周辺装
置I/O装置56と標準バス・ブリッジ78に接続され
る標準I/O装置90との間を調停することを請負う。
周辺I/O装置56及び標準I/O装置90は、マイク
ロチャネル(MC−A)・アーキテクチャ又はISAア
ーキテクチャのいずれと互換であってもよい。図4乃至
図6及び図7乃至図10に示すように、DACP104
が応答する制御信号は、MC−Aアーキテクチャに対応
する。DACPを、ISA形の制御信号に応答する態様
とすることも可能であるが、MC−Aにおける調停の方
がより強力でフレキシブルな調停手段を与える。
78がない場合)を参照すると、DACP104は、直
接接続MC−A装置サポート106と示された部分にお
いて周辺I/O装置56のためにI/O制御装置44か
ら主PCIバスへのアクセス要求を受信する。これらの
要求は、ラインDPREEMPTIN#を介して行われ
る。DACP104の直接接続MC−A装置サポート部
分106は、主PCIバス22へのアクセスが競合して
いる周辺I/O装置56間の調停を行いながら、調停サ
イクルと許容サイクルとの間を交代する。ラインDAR
BGNT#の状態は、直接接続MC−A装置サポート部
分106が調停サイクル又は許可サイクルのいずれにあ
るかを示す。バス・アクセス要求は、ラインDPREE
MPTOUT#を介して管理される。出力DPREEM
PTOUT#及び入力DPREEMPTIN#が、MC
−Aプロトコルを構成する。しかしながら、最短でも2
00ナノ秒を必要とするMC−Aプロトコルではなく、
DACPは、直接接続装置調停サイクルをちょうど2周
期のクロックで完了することが可能な高速シリアル・ア
ービタを利用する。直接接続MC−A装置サポート部分
106の他の入出力信号ラインについては、図7乃至図
10の説明において記述する。図4乃至図6のDACP
104に入出する信号ラインBRIDGE_REQ#、
BRIDGE_GNT#、及びBRIDGE_SIDE
BANDは、標準バス・ブリッジ78がないのでディス
エーブル状態(disabled)である。
ム10が、主PCIバス22に接続される標準バス(拡
張)ブリッジ78を有している。この実施例ではDAC
P104が、I/O制御装置44により制御される周辺
I/O装置56と標準バス・ブリッジ78によりサポー
トされる標準I/Oバス92に接続される標準I/O装
置90との間の調停を行う。これらの装置の各々は主P
CIバス22へのアクセスを求めて競合している。前述
のように、周辺I/O装置56及び標準I/O装置90
は、MC−A互換かISA互換のいずれかである。
T0#乃至REQ4#/GNT4#は、ここでも主PC
I装置18によりPCIバス22へのアクセス要求及び
許可のために用いられる。しかしながらこれらの要求/
許可ラインは、PACP102へではなく2次PCI調
停制御ポイントPACP2 108へ向けられる。PA
CP2 108は物理的に標準バス・ブリッジ78内に
設置され、PACP102とカスケード接続されてい
る。PACP2 108は、接続された主PCI装置間
の調停を行い、主PACP102に対して1つのバス・
アクセス要求PACP2_REQ#を対応するARBI
Dとともに送る。調停優先順序は、PACP102内で
処理されるのと類似の方法により処理される。その後P
ACPは、CPU24(そのバス・アクセス要求はライ
ンBREQ/CPUREQ#上に出される)と最も優先
度の高いPCI装置(そのバス・アクセス要求はライン
PACP_REQ#上に出される)との間の調停を行
う。主PCI装置は、そのPCIバス・アクセス要求に
対してラインPACP2_GNT#を介して許可され
る。
の間での調停はSACP42の外で処理されるので、S
ACPに入出する要求/許可ラインの機能を、図7乃至
図10のシステムについては再定義する。図11は、図
4乃至図6及び図7乃至図10に示された実施例に対応
するSACP42へのピン接続の別の定義を示した表で
ある。5組の要求/許可の対、REQ0#/GNT0#
乃至REQ4#/GNT4#は、主PCIバスに接続さ
れる標準バス・ブリッジ78を持たないシステム(図4
乃至図6)内においてPCIバス22へのアクセス要求
及び許可のために主PCI装置により用いられるが、シ
ステムが標準バス・ブリッジ78を有する場合(図7乃
至図10)には再定義される。PACP2 108は、
主PCI装置のバス・アクセス要求をSACP42の外
で処理して1つの要求をPACP102に送るので、R
EQ4#は、1つの要求PACP2_REQ#として再
定義される。同様に、GNT4#は、1つの要求ライン
PACP2_GNT#として再定義される。PACP1
02へ入出するラインREQ0#/GNT0#乃至RE
Q3#/GNT3#はディスエーブル状態になる。
入出力ライン(REQ0#/GNT0#乃至REQ3#
/GNT3#)がディスエーブル状態になるとともに、
PACP2を追加したことにより空いた8本の新しいピ
ン接続が、SACP42への入力として利用可能にな
る。図7乃至図10のシステムにおいてこれらの入出力
ラインは、標準I/O装置90を周辺I/O装置56と
同時に、また同様にCPUをPCI装置と同時に分散調
停するために必要である。
御ポイント、CACP110は物理的にMC−Aブリッ
ジ78上に設置されており、MC−A装置90の調停を
管理する。MC−A装置は、CACP110へのPRE
EMPT#信号をアクティブにすることにより調停を要
求する。CACPは、調停サイクルと許可サイクルの間
を交代し、それがラインARBGNT#の状態により標
示される。PREEMPT#信号がアクティブになると
CACPは調停状態に入り、その間、MC−A装置はそ
れらの調停識別出力(ARBID(0乃至3))を駆動
する。300ナノ秒後に、最も優先度の高いMC−Aの
調停識別出力がラインARBID(0乃至3)上に残
る。この1つの要求が、信号ラインBRIDGE_RE
Q#によりDACP104へ送られる。DACPは、A
RBID側帯信号を用いることにより、CACPから送
られた要求が周辺I/O装置56のためにI/O制御装
置44から送られた要求よりも優先度が高いと判断した
場合、BRIDGE_GNT#信号ラインをアクティブ
にする。(図11に示すように、ラインREQ3#・G
NT3#は、BRIDGE_REQ#及びBRIDGE
_GNT#として再定義されている。図4乃至図6に対
応するシステムではディスエーブル状態であり、DAC
P104の入出力である)。ラインARBGNT#が許
可状態になり、そして最も優先度の高いMC−A装置
は、自らが選択されてそのバス・アクセス要求が許可さ
れたことを判断する。CACP110の動作について
は、例えば、米国特許出願第777777号「Controll
ing Bus Allocation Using Arbitration Hold」、及び
米国特許出願第816116号「Arbitration Control
Logic for Computer System having Dual Bus Architec
ture」等により詳細に記載されている。
Q0#/GNT0#乃至REQ2#/GNT2#は、6
個のBRIDGE_SIDEBAND信号として再定義
される(図4乃至図6の対応するシステムではディスエ
ーブル状態である)。BRIDGE_SIDEBAND
信号はPCIアーキテクチャの仕様では定義されていな
いが、例えば標準バス・ブリッジ78に接続された標準
I/O装置90等のPCIバス上のDMA周辺装置につ
いても同様に調停をサポートするために必要である。そ
れにより効果的なPCIとISA、あるいはPCIとM
C−Aのインターフェースを可能にする。ラインBRI
DGE_SIDEBANDは、SACP42とともに標
準バス・ブリッジ78に直接接続される。図11を参照
すると、これらのBRIDGE_SIDEBAND信号
は、標準バス・ブリッジ78がMC−A互換であるかI
SA互換であるかによって異なる定義を有している。ブ
リッジが許可されない場合、6個の側帯信号は識別情報
を含む(MC−AのARBID(0)乃至ARBID
(3)はPCIバスへのアクセス要求を出しているMC
−AのI/O装置を識別し、あるいはISAのISA_
DACK(0)乃至ISA_DACK(2)はバス要求
を許可されるISA装置を識別する)。
と、ARBID(0)乃至ARBID(3)によりBR
IDGE_SIDEBAND信号ラインは、PCIバス
22へのアクセスを要求している主PCI装置18及び
MC−A装置90に関する識別情報をSACP42へ送
るために用いられる。これら4本のラインの状態は、い
ずれの主PCI装置18がPACP2 108により管
理される初期調停プロセスに勝ったかをPACP102
に対して示し、さらに、いずれのMC−A装置90がC
ACP110により管理される初期調停プロセスに勝っ
たかをDACP104に対して示す。PACP2に対し
てバス・アクセス要求を出している主PCI装置を識別
する情報及びCACP110に対してバス・アクセス要
求を出しているMC−A装置を識別する情報を与えるこ
とにより、PACP及びDACPは、より公平に次のそ
れぞれの調停を可能にする。すなわち(i)主PCI装
置とCPUとの間、及び(ii)拡張ブリッジによりサポ
ートされるI/O装置と直接接続周辺I/O装置との間
である。
は、ラインDREQ#及びDACK#を介してISA互
換の調停装置(IACP)により処理されるであろう。
なぜなら、ISAプロトコルは、ISA互換の調停装置
に接続された装置への及び装置からの直接の要求及び確
認をサポートするからである。ISAのIACPは個々
のDREQ#ラインの1つがアクティブにされた場合は
常にブリッジ要求信号をアクティブにする。さらに、I
SAのIACPは、DREQ#入力の状態をシリアルD
REQ#側帯信号を用いてDACPへ送る。DACP
は、ISAのDREQ#信号を個々のARBIDに変換
し、その後ARBIDは、周辺I/O装置56により出
されたARBIDとの調停に用いられる。ISAのDR
EQ#信号が優先権を有する場合は、IACPがバス要
求を許可されることになる。DACPは、BRIDGE
_GNT#信号をアクティブにし、かついずれのDAC
K#をアクティブにすべきかを表すコード化IDととも
にISA_DACK(0−2)信号を駆動することによ
り、IACPがバス要求を許可されたことを示す。
のアクセス要求を出している周辺I/O装置56に関す
る識別情報は、直接接続MC−A装置サポート部分10
6の入力DARBIN(0−3)及び出力DARBOU
T(0−3)により伝送される。ここで、別々のDAR
BINライン及びDARBOUTラインが必要である。
なぜなら、CACP110と異なり、直接接続MC−A
装置サポート部分106は、オープンコレクタの双方向
調停識別ラインを備えていないからである。そうでない
場合、直接接続MC−A装置サポート部分106は、C
ACP110と同様に管理される。この方法では、DA
CP104は、CACP110から出された要求が、I
/O制御装置44から出された要求よりも優先権を有す
るか否かを判断し、そしてBANK1_REQ#をBA
CPへ送る。
0の全ては、調停優先順位を割当てられている。DAC
P104は、いずれの装置がPCIバス22へのアクセ
スを許可されるべきかを決定する際にこれらの優先順位
を比較する比較器を備えている。同様に、全てのPCI
装置は調停IDを有しており、PACP102はこれを
利用することにより、PACP2 1082から出され
た要求がCPU24の要求より優先権があるか否かを判
断してBANK0_REQ#をBACP100に対して
送る。
P2 108からも必要とされる。この情報は調停側帯
信号を介して主アービタへ与えられる。図12は、これ
らの信号を多重化できる1つの方法を示した表である。
既に標準I/Oバスに制御されかつこのバスを介して情
報をバースト転送できるMC−Aに対して、バースト動
作(標準I/Oバスを介した1つ以上のデータ転送)を
実行する準備ができたことを示す手段を与える。CAC
P110は、標準I/Oバスを介した全ての多重データ
転送が完了するまでバースト転送するI/O装置のため
に許可モードにおける標準I/Oバスの制御を維持する
ことにより、この要求に応答する。標準I/Oバスを介
したバースト転送が完了すると、I/O装置は要求ライ
ンBURST#を非アクティブにし、そしてCACP
は、I/O装置がバスから離れて次の調停サイクルを開
始することを決定する。非バースト転送の状況では、転
送終了がCACPへの入力S0/S1#、BURST#
及びCMD#で示されたとき、CACP110は、I/
O装置がバスから離れることを決定する。許可される
と、CACPは、BRIDGE_REQ#信号をアクテ
ィブに保持することによりI/O装置のためにPCIバ
スのオーナシップを保有したいことをDACPに伝え
る。転送終了になったことが判断されると、CACP
は、最低2クロックの間BRIDGE_REQ#を非ア
クティブにすることにより、DACPに対して現在のデ
ータ転送が完了したことを示す。(直接接続MC−A装
置サポート部分106は、周辺I/O装置がデータ転送
を完了したことをDCHNLACT入力を介して判断す
る。)
システムメモリに対してデータの読取り及び書込みを行
うために該CPUを該システムメモリへ接続する第1の
システム・バスと、前記CPUに接続される第2のシス
テム・バスと、少なくとも1つの周辺装置を接続してい
る周辺バスへ前記第2のシステム・バスを接続するホス
ト・ブリッジと、複数の標準入出力(I/O)装置を接
続している標準I/Oバスへ前記周辺バスを接続するI
/Oブリッジと、(i)前記標準I/Oバスへのアクセ
スにおいて競合している複数の前記標準I/O装置から
1つの標準I/O装置を選択するために複数の標準I/
O装置間の調停を行う第1の論理レベルと、(ii)前記
周辺バスへアクセスにおいて前記選択された標準I/O
装置、前記CPU及び前記少なくとも1つの周辺装置の
中から1つを選択するためにこれらの装置間の調停を行
う第2の論理レベルとを有する2段階の調停論理とを有
し、前記2段階の調停論理が、前記第1の論理レベルと
前記第2の論理レベルとを直接接続する付加的(サイド
バントツ)信号を有し、かつ該側帯信号が前記選択され
た標準I/O装置に対応する調停識別情報を含む、情報
処理システム。
eral Component Interconnect)アーキテクチャを構成
する(1)に記載の情報処理システム。
I/Oブリッジ上で実行され、かつ前記第2の論理レベ
ルが前記第2のシステム・バス上に常駐する(2)に記
載の情報処理システム。
駐し、かつ該第2のシステム・バスを周辺I/Oバスへ
接続するI/O制御装置と、前記周辺I/Oバスへ接続
される複数の周辺I/O装置とを有し、前記第2の調停
論理レベルが、前記周辺バスへのアクセスのために、前
記周辺I/Oバスへのアクセスにおいて競合している複
数の周辺I/O装置、前記選択された標準I/O装置、
前記少なくとも1つの周辺装置、及び前記CPU間の調
停を行う(2)に記載の情報処理システム。
テム・バスが少なくとも32ビットのデータ幅を有する
(2)に記載の情報処理システム。
チャネル(MICROCHANNEL)・アーキテクチャを構成する
(2)に記載の情報処理システム。
ーキテクチャを構成する(2)に記載の情報処理システ
ム。
ATアーキテクチャを構成する(4)に記載の情報処理
システム。
に、前記周辺バスへのアクセスのために競合している複
数の周辺装置間の調停を行い、かつ該競合する周辺装置
の1つを選択し、前記第2の調停論理レベルがさらに、
前記周辺バスへのアクセスのために、前記周辺I/Oバ
スへのアクセスのために競合している前記複数の周辺I
/O装置、前記選択された周辺装置、及び前記CPU間
の調停を行い、前記側帯信号がさらに、前記選択された
周辺装置に対応する調停識別情報を含む、(4)に記載
の情報処理システム。
少なくとも2つ調停制御ポイント・バンクである(i)
前記周辺I/Oバスへのアクセスのために競合している
前記複数の周辺I/O装置と前記選択された標準I/O
装置との間の調停を行う第1のバンクと、(ii)前記選
択された周辺装置と前記CPUとの間の調停を行う第2
のバンクとに分割され、かつ該第2のバンクが前記調停
論理の中でより高い優先レベルを保持する(9)に記載
の情報処理システム。
PUがシステムメモリに対してデータの読取り及び書込
みを行うために該CPUを該システムメモリへ接続する
第1のシステム・バスと、(iii)前記CPUに接続さ
れる第2のシステム・バスと、(iv)少なくとも1つの
周辺装置を接続している周辺バスへ前記第2のシステム
・バスを接続するホスト・ブリッジと、(v)複数の標準
入出力(I/O)装置を接続している標準I/Oバスへ
前記周辺バスを接続するI/Oブリッジとを有するコン
ピュータ・システムにおける調停機構であって、(i)
前記標準I/Oバスへのアクセスにおいて競合している
複数の前記標準I/O装置から1つの標準I/O装置を
選択するために複数の標準I/O装置間の調停を行う第
1の論理レベルと、(ii)前記周辺バスへアクセスにお
いて前記選択された標準I/O装置、前記CPU及び前
記少なくとも1つの周辺装置の中から1つを選択するた
めにこれらの装置間の調停を行う第2の論理レベルとを
有し、前記選択された標準I/O装置に対応する調停識
別情報を含みかつ前記第1の論理レベルと前記第2の論
理レベルとを直接接続する側帯信号とを有する、コンピ
ュータ・システム内における調停機構。
pheral Component Interconnect)アーキテクチャを構
成する(11)に記載のコンピュータ・システム内にお
ける調停機構。
記I/Oブリッジ上で実行され、かつ前記第2の論理レ
ベルが前記第2のシステム・バス上に常駐する(12)
に記載のコンピュータ・システム内における調停機構。
さらに、(i)前記第2のシステム・バス上に常駐し、
かつ該第2のシステム・バスを周辺I/Oバスへ接続す
るI/O制御装置と、(ii)前記周辺I/Oバスへ接続
される複数の周辺I/O装置とを有し、前記第2の調停
論理レベルが、前記周辺バスへのアクセスのために、前
記周辺I/Oバスへのアクセスにおいて競合している複
数の周辺I/O装置、前記選択された標準I/O装置、
前記少なくとも1つの周辺装置、及び前記CPU間の調
停を行う(12)に記載のコンピュータ・システム内に
おける調停機構。
ロチャネル(MICROCHANNEL)・アーキテクチャを構成す
る(12)に記載のコンピュータ・システムにおける調
停機構。
アーキテクチャを構成する(12)に記載のコンピュー
タ・システムにおける調停機構。
のATアーキテクチャを構成する(14)に記載のコン
ピュータ・システムにおける調停機構。
らに、前記周辺バスへのアクセスのために競合している
複数の周辺装置間の調停を行い、かつ該競合する周辺装
置の1つを選択し、前記第2の調停論理レベルがさら
に、前記周辺バスへのアクセスのために、前記周辺I/
Oバスへのアクセスのために競合している前記複数の周
辺I/O装置、前記選択された周辺装置、及び前記CP
U間の調停を行い、前記側帯信号がさらに、前記選択さ
れた周辺装置に対応する調停識別情報を含む、(14)
に記載のコンピュータ・システムにおける調停機構。
少なくとも2つ調停制御ポイント・バンクである(i)
前記周辺I/Oバスへのアクセスのために競合している
前記複数の周辺I/O装置と前記選択された標準I/O
装置との間の調停を行う第1のバンクと、(ii)前記選
択された周辺装置と前記CPUとの間の調停を行う第2
のバンクとに分割され、かつ該第2のバンクが前記調停
論理の中でより高い優先レベルを保持する(18)に記
載のコンピュータ・システムにおける調停機構。
スにおいて競合している前記複数の周辺I/O装置、前
記標準I/Oバスへのアクセスにおいて競合している前
記複数の標準I/O装置、前記CPU及び前記周辺バス
へのアクセスにおいて競合している前記複数の周辺装置
の調停優先順位が、前記コンピュータ・システムの初期
構成において決定され、前記第1の調停制御ポイント・
バンクが、前記周辺I/Oバスへのアクセスにおいて競
合している前記複数の周辺I/O装置の優先順位と前記
選択された標準I/O装置の優先順位とを、前記側帯信
号に含まれる前記識別情報を用いて比較し、かつ前記第
2の調停制御ポイント・バンクが、前記CPUの優先レ
ベルと前記選択された周辺装置の優先レベルとを、前記
側帯信号に含まれる前記識別情報を用いて比較する(1
9)に記載のコンピュータ・システムにおける調停機
構。
スを含むマルチプル・バス・コンピュータ・システムの
ためのシステムワイドな調停論理が提供される。
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
システム調停制御ポイントの別の実施例を示すブロック
図である。
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
システム調停制御ポイントの別の実施例を示すブロック
図である。
に対応する、システム調停制御ポイントにおける入力ピ
ン及び出力ピンの接続の異なる定義を示す表である。
Claims (20)
- 【請求項1】中央演算処理装置(CPU)と、 前記CPUがシステムメモリに対してデータの読取り及
び書込みを行うために該CPUを該システムメモリへ接
続する第1のシステム・バスと、 前記CPUに接続される第2のシステム・バスと、 少なくとも1つの周辺装置を接続している周辺バスと前
記第2のシステム・バスとを接続するホスト・ブリッジ
と、 複数の標準入出力(I/O)装置を接続している標準I
/Oバスへ前記周辺バスを接続するI/Oブリッジと、 (i)前記標準I/Oバスへのアクセスにおいて競合し
ている複数の前記標準I/O装置から1つの標準I/O
装置を選択するために複数の標準I/O装置間の調停を
行う第1レベルの調停論理回路と、(ii)前記周辺バス
へアクセスにおいて前記選択された標準I/O装置、前
記CPU及び前記少なくとも1つの周辺装置の中から1
つを選択するためにこれらの装置間の調停を行う第2レ
ベルの調停論理回路とを含む2段階の調停論理回路とを
有し、 前記2段階の調停論理回路が、前記第1レベルの調停論
理回路と前記第2レベルの調停論理回路とを直接接続す
る側帯信号を有し、かつ該側帯信号が前記選択された標
準I/O装置に対応する調停識別情報を含む、 情報処理システム。 - 【請求項2】前記周辺バスが、PCI(Peripheral Com
ponent Interconnect)アーキテクチャを構成する請求
項1に記載の情報処理システム。 - 【請求項3】前記第1レベルの調停論理回路が前記I/
Oブリッジ内に含まれ、かつ前記第2レベルの調停論理
回路が前記第2のシステム・バスに接続されている請求
項2に記載の情報処理システム。 - 【請求項4】前記第2のシステム・バスに接続され、か
つ該第2のシステム・バスと周辺I/Oバスとを接続す
るI/O制御装置と、 前記周辺I/Oバスへ接続される複数の周辺I/O装置
とを有し、 前記第2レベルの調停論理回路が、前記周辺バスへのア
クセスのために、前記周辺I/Oバスへのアクセスにお
いて競合している複数の周辺I/O装置、前記選択され
た標準I/O装置、前記少なくとも1つの周辺装置、及
び前記CPU間の調停を行う請求項2に記載の情報処理
システム。 - 【請求項5】前記周辺バス及び前記第2のシステム・バ
スが少なくとも32ビットのデータ幅を有する請求項2
に記載の情報処理システム。 - 【請求項6】前記標準I/Oバスが、マイクロチャネル
(MICROCHANNEL)・アーキテクチャを構成する請求項2
に記載の情報処理システム。 - 【請求項7】前記標準I/Oバスが、ISAアーキテク
チャを構成する請求項2に記載の情報処理システム。 - 【請求項8】前記周辺I/Oバスが、IBMのATアー
キテクチャを構成する請求項4に記載の情報処理システ
ム。 - 【請求項9】前記第1レベルの調停論理回路がさらに、
前記周辺バスへのアクセスのために競合している複数の
周辺装置間の調停を行い、かつ該競合する周辺装置の1
つを選択し、 前記第2レベルの調停論理回路がさらに、前記周辺バス
へのアクセスのために、前記周辺I/Oバスへのアクセ
スのために競合している前記複数の周辺I/O装置、前
記選択された周辺装置、及び前記CPU間の調停を行
い、 前記側帯信号がさらに、前記選択された周辺装置に対応
する調停識別情報を含む、 請求項4に記載の情報処理システム。 - 【請求項10】前記第2レベルの調停論理回路が、少な
くとも2つ調停制御ポイント・バンクである(i)前記
周辺I/Oバスへのアクセスのために競合している前記
複数の周辺I/O装置と前記選択された標準I/O装置
との間の調停を行う第1のバンクと、(ii)前記選択さ
れた周辺装置と前記CPUとの間の調停を行う第2のバ
ンクとに分割され、かつ該第2のバンクが前記調停論理
回路の中でより高い優先レベルを保持する請求項9に記
載の情報処理システム。 - 【請求項11】(i)CPUと、(ii)前記CPUがシ
ステムメモリに対してデータの読取り及び書込みを行う
ために該CPUを該システムメモリへ接続する第1のシ
ステム・バスと、(iii)前記CPUに接続される第2
のシステム・バスと、(iv)少なくとも1つの周辺装置
を接続している周辺バスへ前記第2のシステム・バスを
接続するホスト・ブリッジと、(v)複数の標準入出力
(I/O)装置を接続している標準I/Oバスへ前記周
辺バスを接続するI/Oブリッジとを有するコンピュー
タ・システムにおける調停機構であって、 (a)前記標準I/Oバスへのアクセスにおいて競合し
ている複数の前記標準I/O装置から1つの標準I/O
装置を選択するために複数の標準I/O装置間の調停を
行う第1レベルの調停論理回路と、 (b)前記周辺バスへアクセスにおいて前記選択された
標準I/O装置、前記CPU及び前記少なくとも1つの
周辺装置の中から1つを選択するためにこれらの装置間
の調停を行う第2レベルの調停論理回路とを有し、 前記選択された標準I/O装置に対応する調停識別情報
を含みかつ前記第1の論理レベルと前記第2の論理レベ
ルとを直接接続する側帯信号とを有する、 コンピュータ・システム内における調停機構。 - 【請求項12】前記周辺バスが、PCI(Peripheral C
omponent Interconnect)アーキテクチャを構成する請
求項11に記載のコンピュータ・システム内における調
停機構。 - 【請求項13】前記第1レベルの調停論理回路が前記I
/Oブリッジ内に含まれ、かつ前記第2レベルの調停論
理回路が前記第2のシステム・バスに接続されている請
求項12に記載のコンピュータ・システム内における調
停機構。 - 【請求項14】前記コンピュータ・システムがさらに、
(i)前記第2のシステム・バスに接続され、かつ該第
2のシステム・バスと周辺I/Oバスとを接続するI/
O制御装置と、(ii)前記周辺I/Oバスへ接続される
複数の周辺I/O装置とを有し、 前記第2レベルの調停論理回路が、前記周辺バスへのア
クセスのために、前記周辺I/Oバスへのアクセスにお
いて競合している複数の周辺I/O装置、前記選択され
た標準I/O装置、前記少なくとも1つの周辺装置、及
び前記CPU間の調停を行う請求項12に記載のコンピ
ュータ・システム内における調停機構。 - 【請求項15】前記標準I/Oバスが、マイクロチャネ
ル(MICROCHANNEL)・アーキテクチャを構成する請求項
12に記載のコンピュータ・システムにおける調停機
構。 - 【請求項16】前記標準I/Oバスが、ISAアーキテ
クチャを構成する請求項12に記載のコンピュータ・シ
ステムにおける調停機構。 - 【請求項17】前記周辺I/Oバスが、IBMのATア
ーキテクチャを構成する請求項14に記載のコンピュー
タ・システムにおける調停機構。 - 【請求項18】前記第1レベルの調停論理回路がさら
に、前記周辺バスへのアクセスのために競合している複
数の周辺装置間の調停を行い、かつ該競合する周辺装置
の1つを選択し、 前記第2レベルの調停論理回路がさらに、前記周辺バス
へのアクセスのために、前記周辺I/Oバスへのアクセ
スのために競合している前記複数の周辺I/O装置、前
記選択された周辺装置、及び前記CPU間の調停を行
い、 前記側帯信号がさらに、前記選択された周辺装置に対応
する調停識別情報を含む、 請求項14に記載のコンピュータ・システムにおける調
停機構。 - 【請求項19】前記第2レベルの調停論理回路が、少な
くとも2つ調停制御ポイント・バンクである(i)前記
周辺I/Oバスへのアクセスのために競合している前記
複数の周辺I/O装置と前記選択された標準I/O装置
との間の調停を行う第1のバンクと、(ii)前記選択さ
れた周辺装置と前記CPUとの間の調停を行う第2のバ
ンクとに分割され、かつ該第2のバンクが前記調停論理
回路の中でより高い優先レベルを保持する請求項18に
記載のコンピュータ・システムにおける調停機構。 - 【請求項20】前記周辺I/Oバスへのアクセスにおい
て競合している前記複数の周辺I/O装置、前記標準I
/Oバスへのアクセスにおいて競合している前記複数の
標準I/O装置、前記CPU及び前記周辺バスへのアク
セスにおいて競合している前記複数の周辺装置の調停優
先順位が、前記コンピュータ・システムの初期構成にお
いて決定され、 前記第1の調停制御ポイント・バンクが、前記周辺I/
Oバスへのアクセスにおいて競合している前記複数の周
辺I/O装置の優先順位と前記選択された標準I/O装
置の優先順位とを、前記側帯信号に含まれる前記識別情
報を用いて比較し、かつ前記第2の調停制御ポイント・
バンクが、前記CPUの優先レベルと前記選択された周
辺装置の優先レベルとを、前記側帯信号に含まれる前記
識別情報を用いて比較する請求項19に記載のコンピュ
ータ・システムにおける調停機構。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/069,253 US5396602A (en) | 1993-05-28 | 1993-05-28 | Arbitration logic for multiple bus computer system |
US069253 | 1993-05-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06337841A JPH06337841A (ja) | 1994-12-06 |
JP2552085B2 true JP2552085B2 (ja) | 1996-11-06 |
Family
ID=22087725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6075769A Expired - Lifetime JP2552085B2 (ja) | 1993-05-28 | 1994-04-14 | マルチプル・バスの調停論理のためのシステム及び方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5396602A (ja) |
EP (1) | EP0629955B1 (ja) |
JP (1) | JP2552085B2 (ja) |
KR (1) | KR960016410B1 (ja) |
CA (1) | CA2118995C (ja) |
DE (1) | DE69423056T2 (ja) |
Families Citing this family (134)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5517671A (en) * | 1993-07-30 | 1996-05-14 | Dell Usa, L.P. | System for designating a plurality of I/O devices to a plurality of I/O channels and connecting and buffering the plurality of I/O channels to a single system bus |
US5513372A (en) * | 1993-08-23 | 1996-04-30 | Intel Corporation | Peripheral interface having hold control logic for generating stall signals to arbitrate two read and one write operations between processor and peripheral |
JPH0793273A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | 障害監視機構を具備したマルチcpuシステム |
US5477415A (en) * | 1993-11-12 | 1995-12-19 | Texas Instruments Incorporated | Automatic computer docking station having a motorized tray, cammed side connectors, motorized side connectors, and locking and unlocking guide pins |
JPH07210537A (ja) * | 1993-12-10 | 1995-08-11 | Advanced Micro Devicds Inc | コンピュータシステム |
US5611053A (en) * | 1994-01-21 | 1997-03-11 | Advanced Micro Devices, Inc. | Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers |
US5828856A (en) * | 1994-01-28 | 1998-10-27 | Apple Computer, Inc. | Dual bus concurrent multi-channel direct memory access controller and method |
US5805927A (en) * | 1994-01-28 | 1998-09-08 | Apple Computer, Inc. | Direct memory access channel architecture and method for reception of network information |
US5655151A (en) * | 1994-01-28 | 1997-08-05 | Apple Computer, Inc. | DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer |
US5557757A (en) * | 1994-02-02 | 1996-09-17 | Advanced Micro Devices | High performance integrated processor architecture including a sub-bus control unit for generating signals to control a secondary, non-multiplexed external bus |
US5519851A (en) * | 1994-03-14 | 1996-05-21 | Sun Microsystems, Inc. | Portable PCMCIA interface for a host computer |
US5805834A (en) * | 1994-03-30 | 1998-09-08 | Zilog, Inc. | Hot reconfigurable parallel bus bridging circuit |
ATE231254T1 (de) * | 1994-04-28 | 2003-02-15 | Advanced Micro Devices Inc | System zur steuerung eines peripheriebustaktsignals |
GB2303476B (en) * | 1994-06-08 | 1999-06-23 | Intel Corp | Disk drive connector interface for use on PCI bus |
EP0692764B1 (en) * | 1994-06-17 | 2000-08-09 | Advanced Micro Devices, Inc. | Memory throttle for PCI master |
JP3454294B2 (ja) * | 1994-06-20 | 2003-10-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプル・バス情報処理システム及びブリッジ回路 |
US5574864A (en) * | 1994-09-09 | 1996-11-12 | Compaq Computer Corporation | Method of implementing EISA bus devices on a host bus by disabling bridge circuitry between host and EISA buses |
US5765027A (en) * | 1994-09-26 | 1998-06-09 | Toshiba American Information Systems, Inc. | Network controller which enables the local processor to have greater access to at least one memory device than the host computer in response to a control signal |
US5729767A (en) * | 1994-10-07 | 1998-03-17 | Dell Usa, L.P. | System and method for accessing peripheral devices on a non-functional controller |
US5555383A (en) * | 1994-11-07 | 1996-09-10 | International Business Machines Corporation | Peripheral component interconnect bus system having latency and shadow timers |
US5621902A (en) * | 1994-11-30 | 1997-04-15 | International Business Machines Corporation | Computer system having a bridge between two buses with a direct memory access controller and an alternative memory access controller |
CA2160500C (en) * | 1994-11-30 | 1999-11-09 | Amy Kulik | Pci/isa bridge having an arrangement for responding to pci bridge address parity errors for internal pci slaves in the pci/isa bridge |
US5623697A (en) * | 1994-11-30 | 1997-04-22 | International Business Machines Corporation | Bridge between two buses of a computer system with a direct memory access controller having a high address extension and a high count extension |
US5517650A (en) * | 1994-12-19 | 1996-05-14 | International Business Machines Corporation | Bridge for a power managed computer system with multiple buses and system arbitration |
US5568619A (en) * | 1995-01-05 | 1996-10-22 | International Business Machines Corporation | Method and apparatus for configuring a bus-to-bus bridge |
US6212589B1 (en) * | 1995-01-27 | 2001-04-03 | Intel Corporation | System resource arbitration mechanism for a host bridge |
US5630174A (en) * | 1995-02-03 | 1997-05-13 | Cirrus Logic, Inc. | Adapter for detecting whether a peripheral is standard or multimedia type format and selectively switching the peripheral to couple or bypass the system bus |
US5729762A (en) * | 1995-04-21 | 1998-03-17 | Intel Corporation | Input output controller having interface logic coupled to DMA controller and plurality of address lines for carrying control information to DMA agent |
US5630145A (en) * | 1995-05-05 | 1997-05-13 | United Microelectronics Corp. | Method and apparatus for reducing power consumption according to bus activity as determined by bus access times |
US5621900A (en) * | 1995-05-17 | 1997-04-15 | Intel Corporation | Method and apparatus for claiming bus access from a first bus to a second bus prior to the subtractive decode agent claiming the transaction without decoding the transaction |
US5619661A (en) * | 1995-06-05 | 1997-04-08 | Vlsi Technology, Inc. | Dynamic arbitration system and method |
US5875307A (en) * | 1995-06-05 | 1999-02-23 | National Semiconductor Corporation | Method and apparatus to enable docking/undocking of a powered-on bus to a docking station |
WO1996041272A1 (en) * | 1995-06-07 | 1996-12-19 | Advanced Micro Devices, Inc. | Computer system having an improved bus arbiter adapted for real time applications |
US6104876A (en) * | 1995-06-07 | 2000-08-15 | Cirrus Logic, Inc. | PCI bus master retry fixup |
US5761443A (en) * | 1995-06-07 | 1998-06-02 | Advanced Micro Systems, Inc. | Computer system employing a bus conversion bridge for interfacing a master device residing on a multiplexed peripheral bus to a slave device residing on a split-address, split-data multiplexed peripheral bus |
DE69625597D1 (de) * | 1995-06-15 | 2003-02-06 | Intel Corp | I/o-prozessor architektur mit integrierter pci-pci brücke |
US5758171A (en) * | 1995-07-05 | 1998-05-26 | Cirrus Logic, Inc. | Apparatus and method for reading back socket power status information |
EP0752666A3 (en) * | 1995-07-06 | 2004-04-28 | Sun Microsystems, Inc. | Method and apparatus for fast-forwarding slave requests in a packet-switched computer system |
FR2737591B1 (fr) * | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | Dispositif d'organisation d'acces a un bus memoire |
JP3576647B2 (ja) * | 1995-08-11 | 2004-10-13 | 株式会社東芝 | コンピュータシステム |
US5873114A (en) * | 1995-08-18 | 1999-02-16 | Advanced Micro Devices, Inc. | Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles |
US5790897A (en) * | 1995-08-21 | 1998-08-04 | New Media Corp. | Plug-in computer card with internal audio speaker element |
US5784592A (en) * | 1995-09-11 | 1998-07-21 | Advanced Micro Devices, Inc. | Computer system which includes a local expansion bus and a dedicated real-time bus for increased multimedia performance |
US5805842A (en) * | 1995-09-26 | 1998-09-08 | Intel Corporation | Apparatus, system and method for supporting DMA transfers on a multiplexed bus |
US5781747A (en) * | 1995-11-14 | 1998-07-14 | Mesa Ridge Technologies, Inc. | Method and apparatus for extending the signal path of a peripheral component interconnect bus to a remote location |
US5935232A (en) * | 1995-11-20 | 1999-08-10 | Advanced Micro Devices, Inc. | Variable latency and bandwidth communication pathways |
US5754807A (en) * | 1995-11-20 | 1998-05-19 | Advanced Micro Devices, Inc. | Computer system including a multimedia bus which utilizes a separate local expansion bus for addressing and control cycles |
US5778200A (en) * | 1995-11-21 | 1998-07-07 | Advanced Micro Devices, Inc. | Bus arbiter including aging factor counters to dynamically vary arbitration priority |
JP3403284B2 (ja) | 1995-12-14 | 2003-05-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 情報処理システム及びその制御方法 |
US5850530A (en) * | 1995-12-18 | 1998-12-15 | International Business Machines Corporation | Method and apparatus for improving bus efficiency by enabling arbitration based upon availability of completion data |
US6148356A (en) * | 1995-12-27 | 2000-11-14 | Intel Corporation | Scalable computer system |
US6134622A (en) * | 1995-12-27 | 2000-10-17 | Intel Corporation | Dual mode bus bridge for computer system |
US5828865A (en) * | 1995-12-27 | 1998-10-27 | Intel Corporation | Dual mode bus bridge for interfacing a host bus and a personal computer interface bus |
US5793997A (en) * | 1996-01-11 | 1998-08-11 | Hewlett-Packard Company | Interface architecture for connection to a peripheral component interconnect bus |
US5790814A (en) * | 1996-01-23 | 1998-08-04 | Dell U.S.A., L.P. | Technique for supporting semi-compliant PCI devices behind a PCI-to-PCI bridge |
US5930487A (en) * | 1996-03-06 | 1999-07-27 | Vlsi Technology, Inc. | PCI bus master with cascaded PCI arbitration |
US5956493A (en) * | 1996-03-08 | 1999-09-21 | Advanced Micro Devices, Inc. | Bus arbiter including programmable request latency counters for varying arbitration priority |
US5987549A (en) * | 1996-07-01 | 1999-11-16 | Sun Microsystems, Inc. | Method and apparatus providing short latency round-robin arbitration for access to a shared resource |
US5761452A (en) * | 1996-03-18 | 1998-06-02 | Advanced Micro Devices, Inc. | Bus arbiter method and system |
US5805840A (en) * | 1996-03-26 | 1998-09-08 | Advanced Micro Devices, Inc. | Bus arbiter employing a transaction grading mechanism to dynamically vary arbitration priority |
US5778199A (en) * | 1996-04-26 | 1998-07-07 | Compaq Computer Corporation | Blocking address enable signal from a device on a bus |
US5802330A (en) * | 1996-05-01 | 1998-09-01 | Advanced Micro Devices, Inc. | Computer system including a plurality of real time peripheral devices having arbitration control feedback mechanisms |
US5872939A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corporation | Bus arbitration |
US6035362A (en) * | 1996-06-05 | 2000-03-07 | Goodrum; Alan L. | Storing data associated with one request while continuing to store data associated with a previous request from the same device |
US6108741A (en) * | 1996-06-05 | 2000-08-22 | Maclaren; John M. | Ordering transactions |
US5987539A (en) * | 1996-06-05 | 1999-11-16 | Compaq Computer Corporation | Method and apparatus for flushing a bridge device read buffer |
US6055590A (en) * | 1996-06-05 | 2000-04-25 | Compaq Computer Corporation | Bridge circuit comprising independent transaction buffers with control logic adapted to store overflow data in second buffer when transaction size exceeds the first buffer size |
US5903906A (en) * | 1996-06-05 | 1999-05-11 | Compaq Computer Corporation | Receiving a write request that allows less than one cache line of data to be written and issuing a subsequent write request that requires at least one cache line of data to be written |
US5872941A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corp. | Providing data from a bridge to a requesting device while the bridge is receiving the data |
US6075929A (en) * | 1996-06-05 | 2000-06-13 | Compaq Computer Corporation | Prefetching data in response to a read transaction for which the requesting device relinquishes control of the data bus while awaiting data requested in the transaction |
US6052513A (en) * | 1996-06-05 | 2000-04-18 | Compaq Computer Corporation | Multi-threaded bus master |
US6021480A (en) * | 1996-06-05 | 2000-02-01 | Compaq Computer Corporation | Aligning a memory read request with a cache line boundary when the request is for data beginning at a location in the middle of the cache line |
US5937174A (en) * | 1996-06-28 | 1999-08-10 | Lsi Logic Corporation | Scalable hierarchial memory structure for high data bandwidth raid applications |
US5881254A (en) * | 1996-06-28 | 1999-03-09 | Lsi Logic Corporation | Inter-bus bridge circuit with integrated memory port |
US5805835A (en) * | 1996-07-15 | 1998-09-08 | Micron Electronics, Inc. | Parallel architecture computer system and method |
US5954809A (en) * | 1996-07-19 | 1999-09-21 | Compaq Computer Corporation | Circuit for handling distributed arbitration in a computer system having multiple arbiters |
US5862355A (en) * | 1996-09-12 | 1999-01-19 | Telxon Corporation | Method and apparatus for overriding bus prioritization scheme |
US5867645A (en) * | 1996-09-30 | 1999-02-02 | Compaq Computer Corp. | Extended-bus functionality in conjunction with non-extended-bus functionality in the same bus system |
US5870570A (en) * | 1996-10-29 | 1999-02-09 | Vlsi Technology, Inc. | Multiple bus agent integrated circuit device for connecting to an external bus |
US5898888A (en) * | 1996-12-13 | 1999-04-27 | International Business Machines Corporation | Method and system for translating peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a computer system |
US6141711A (en) * | 1996-12-19 | 2000-10-31 | National Semiconductor Corporation | Method and apparatus to enable insertion/ejection of a device in a computer system while maintaining operation of the computer system and application software |
US5983297A (en) * | 1996-12-30 | 1999-11-09 | Intel Corporation | Method and apparatus for upgrading a computer system |
US6070253A (en) * | 1996-12-31 | 2000-05-30 | Compaq Computer Corporation | Computer diagnostic board that provides system monitoring and permits remote terminal access |
US6138192A (en) * | 1996-12-31 | 2000-10-24 | Compaq Computer Corporation | Delivering a request to write or read data before delivering an earlier write request |
US6016525A (en) * | 1997-03-17 | 2000-01-18 | Lsi Logic Corporation | Inter-bus bridge circuit with integrated loopback capability and method for use of same |
US5905877A (en) * | 1997-05-09 | 1999-05-18 | International Business Machines Corporation | PCI host bridge multi-priority fairness arbiter |
US6246680B1 (en) | 1997-06-30 | 2001-06-12 | Sun Microsystems, Inc. | Highly integrated multi-layer switch element architecture |
US6128666A (en) * | 1997-06-30 | 2000-10-03 | Sun Microsystems, Inc. | Distributed VLAN mechanism for packet field replacement in a multi-layered switched network element using a control field/signal for indicating modification of a packet with a database search engine |
US6021132A (en) * | 1997-06-30 | 2000-02-01 | Sun Microsystems, Inc. | Shared memory management in a switched network element |
US6081522A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
US6119196A (en) * | 1997-06-30 | 2000-09-12 | Sun Microsystems, Inc. | System having multiple arbitrating levels for arbitrating access to a shared memory by network ports operating at different data rates |
US6088356A (en) * | 1997-06-30 | 2000-07-11 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
US6044087A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Interface for a highly integrated ethernet network element |
US6049528A (en) * | 1997-06-30 | 2000-04-11 | Sun Microsystems, Inc. | Trunking ethernet-compatible networks |
US6044418A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Method and apparatus for dynamically resizing queues utilizing programmable partition pointers |
US6094435A (en) * | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | System and method for a quality of service in a multi-layer network element |
US6016310A (en) * | 1997-06-30 | 2000-01-18 | Sun Microsystems, Inc. | Trunking support in a high performance network device |
US6052738A (en) * | 1997-06-30 | 2000-04-18 | Sun Microsystems, Inc. | Method and apparatus in a packet routing switch for controlling access at different data rates to a shared memory |
US6081512A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | Spanning tree support in a high performance network device |
US5926628A (en) * | 1997-07-15 | 1999-07-20 | International Business Machines Corporation | Selectable priority bus arbitration scheme |
US6018784A (en) * | 1997-07-31 | 2000-01-25 | Trimble Navigation Limited | PCI card for receiving a GPS signal |
US6006300A (en) * | 1997-08-01 | 1999-12-21 | International Business Machines Corporation | System for isolating high-band-width signals transmitted between latency and jitter sensitive devices coupled to a secondary bus from operations on a primary bus |
US6006303A (en) * | 1997-08-28 | 1999-12-21 | Oki Electric Industry Co., Inc. | Priority encoding and decoding for memory architecture |
US6442632B1 (en) | 1997-09-05 | 2002-08-27 | Intel Corporation | System resource arbitration mechanism for a host bridge |
US6393508B2 (en) | 1997-09-30 | 2002-05-21 | Texas Instruments Incorporated | Method and apparatus for multiple tier intelligent bus arbitration on a PCI to PCI bridge |
US6016528A (en) * | 1997-10-29 | 2000-01-18 | Vlsi Technology, Inc. | Priority arbitration system providing low latency and guaranteed access for devices |
US6230219B1 (en) * | 1997-11-10 | 2001-05-08 | International Business Machines Corporation | High performance multichannel DMA controller for a PCI host bridge with a built-in cache |
US6098133A (en) * | 1997-11-28 | 2000-08-01 | Motorola, Inc. | Secure bus arbiter interconnect arrangement |
US6092219A (en) * | 1997-12-03 | 2000-07-18 | Micron Technology, Inc. | Method for use of bus parking states to communicate diagnostic information |
US6112316A (en) * | 1997-12-03 | 2000-08-29 | Micron Electronics, Inc. | System for use of bus parking states to communicate diagnostic information |
US6996656B2 (en) * | 2002-10-31 | 2006-02-07 | Src Computers, Inc. | System and method for providing an arbitrated memory bus in a hybrid computing system |
US5991833A (en) * | 1998-03-13 | 1999-11-23 | Compaq Computer Corporation | Computer system with bridge logic that reduces interference to CPU cycles during secondary bus transactions |
US6260093B1 (en) | 1998-03-31 | 2001-07-10 | Lsi Logic Corporation | Method and apparatus for arbitrating access to multiple buses in a data processing system |
US6567881B1 (en) | 1998-09-11 | 2003-05-20 | Tundra Semiconductor Corporation | Method and apparatus for bridging a digital signal processor to a PCI bus |
US6363445B1 (en) * | 1998-10-15 | 2002-03-26 | Micron Technology, Inc. | Method of bus arbitration using requesting device bandwidth and priority ranking |
US6324612B1 (en) | 1998-12-10 | 2001-11-27 | International Business Machines Corporation | Associating buffers in a bus bridge with corresponding peripheral devices to facilitate transaction merging |
US7197589B1 (en) * | 1999-05-21 | 2007-03-27 | Silicon Graphics, Inc. | System and method for providing access to a bus |
US6469703B1 (en) * | 1999-07-02 | 2002-10-22 | Ati International Srl | System of accessing data in a graphics system and method thereof |
US6560663B1 (en) * | 1999-09-02 | 2003-05-06 | Koninklijke Philips Electronics N.V. | Method and system for controlling internal busses to prevent bus contention during internal scan testing |
US6708240B1 (en) * | 2000-03-31 | 2004-03-16 | Intel Corporation | Managing resources in a bus bridge |
US6636929B1 (en) | 2000-04-06 | 2003-10-21 | Hewlett-Packard Development Company, L.P. | USB virtual devices |
US6742064B2 (en) * | 2000-05-15 | 2004-05-25 | Goodrich Corp. | Programmable throttle circuit for each control device of a processing system |
US6950893B2 (en) * | 2001-03-22 | 2005-09-27 | I-Bus Corporation | Hybrid switching architecture |
US20040059862A1 (en) * | 2002-09-24 | 2004-03-25 | I-Bus Corporation | Method and apparatus for providing redundant bus control |
US20040081179A1 (en) * | 2002-10-23 | 2004-04-29 | Gregorcyk Arthur J. | Method and system for selecting between serial storage buses using data signals of the buses |
US7493429B2 (en) * | 2003-07-08 | 2009-02-17 | Microsoft Corporation | Communication of information via a side-band channel, and use of same to verify positional relationship |
US20060056424A1 (en) * | 2004-09-15 | 2006-03-16 | Yolin Lih | Packet transmission using output buffer |
US7310696B1 (en) * | 2004-12-03 | 2007-12-18 | Crossroads Systems, Inc. | Method and system for coordinating interoperability between devices of varying capabilities in a network |
JP4349349B2 (ja) * | 2005-08-30 | 2009-10-21 | ソニー株式会社 | データ送受信システム、送信装置、受信装置及びデータ送受信方法 |
US7525957B2 (en) * | 2005-09-01 | 2009-04-28 | Emulex Design & Manufacturing Corporation | Input/output router for storage networks |
US7949815B2 (en) * | 2006-09-27 | 2011-05-24 | Intel Corporation | Virtual heterogeneous channel for message passing |
JP5082407B2 (ja) * | 2006-11-28 | 2012-11-28 | 富士通株式会社 | アクセス競合試験におけるアクセス競合発生システム |
US10416630B2 (en) | 2017-03-07 | 2019-09-17 | Uop Llc | System and method for industrial process automation controller farm with flexible redundancy schema and dynamic resource management through machine learning |
CN116909975B (zh) * | 2023-09-12 | 2024-01-26 | 苏州浪潮智能科技有限公司 | 一种串行总线标准多主多从交互控制系统 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0044765B1 (fr) * | 1980-07-08 | 1985-06-05 | Thomson-Csf Telephone | Procédé d'arbitration de plusieurs sous-ensembles et dispositif d'arbritation pour sa mise en oeuvre |
US4442504A (en) * | 1981-03-09 | 1984-04-10 | Allen-Bradley Company | Modular programmable controller |
US5101478A (en) * | 1985-06-28 | 1992-03-31 | Wang Laboratories, Inc. | I/O structure for information processing system |
US5297260A (en) * | 1986-03-12 | 1994-03-22 | Hitachi, Ltd. | Processor having a plurality of CPUS with one CPU being normally connected to common bus |
US4890224A (en) * | 1986-06-27 | 1989-12-26 | Hewlett-Packard Company | Method and apparatus for fault tolerant communication within a computing system |
US5003465A (en) * | 1988-06-27 | 1991-03-26 | International Business Machines Corp. | Method and apparatus for increasing system throughput via an input/output bus and enhancing address capability of a computer system during DMA read/write operations between a common memory and an input/output device |
US5276845A (en) * | 1988-08-25 | 1994-01-04 | Yamaha Corporation | Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer |
US5083259A (en) * | 1988-12-07 | 1992-01-21 | Xycom, Inc. | Computer bus interconnection device |
JP2986176B2 (ja) * | 1990-05-11 | 1999-12-06 | 株式会社日立製作所 | バス権制御方式およびバスシステム |
US5253348A (en) * | 1990-12-28 | 1993-10-12 | Apple Computer, Inc. | Method of arbitration for buses operating at different speeds |
CA2064162C (en) * | 1991-05-28 | 2002-07-09 | Daniel Paul Fuoco | Personal computer with local bus arbitration |
US5239631A (en) * | 1991-10-15 | 1993-08-24 | International Business Machines Corporation | Cpu bus allocation control |
US5265211A (en) * | 1992-01-02 | 1993-11-23 | International Business Machines Corporation | Arbitration control logic for computer system having dual bus architecture |
-
1993
- 1993-05-28 US US08/069,253 patent/US5396602A/en not_active Expired - Lifetime
-
1994
- 1994-03-14 CA CA002118995A patent/CA2118995C/en not_active Expired - Fee Related
- 1994-04-14 JP JP6075769A patent/JP2552085B2/ja not_active Expired - Lifetime
- 1994-04-28 KR KR94009144A patent/KR960016410B1/ko not_active IP Right Cessation
- 1994-05-25 EP EP94303782A patent/EP0629955B1/en not_active Expired - Lifetime
- 1994-05-25 DE DE69423056T patent/DE69423056T2/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5396602A (en) | 1995-03-07 |
CA2118995C (en) | 1997-04-08 |
DE69423056D1 (de) | 2000-03-30 |
JPH06337841A (ja) | 1994-12-06 |
CA2118995A1 (en) | 1994-11-29 |
DE69423056T2 (de) | 2000-09-14 |
KR960016410B1 (en) | 1996-12-11 |
EP0629955A1 (en) | 1994-12-21 |
EP0629955B1 (en) | 2000-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2552085B2 (ja) | マルチプル・バスの調停論理のためのシステム及び方法 | |
JP2505114B2 (ja) | マルチプル・バス情報処理システムにおける直接メモリアクセス機構 | |
AU651747B2 (en) | Arbitration control logic for computer system having dual bus architecture | |
US5805842A (en) | Apparatus, system and method for supporting DMA transfers on a multiplexed bus | |
US5625779A (en) | Arbitration signaling mechanism to prevent deadlock guarantee access latency, and guarantee acquisition latency for an expansion bridge | |
US5621897A (en) | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols | |
EP0450233B1 (en) | Bus access for digital computer system | |
US5414820A (en) | Crossing transfers for maximizing the effective bandwidth in a dual-bus architecture | |
US5664197A (en) | Method and apparatus for handling bus master channel and direct memory access (DMA) channel access requests at an I/O controller | |
KR100420706B1 (ko) | 가변폭버스의동시적인액세스를이용하는다중프로세서시스템에서i/o제어를위한방법및시스템 | |
KR100420707B1 (ko) | 가변폭버스의동시적인액세스를이용하는다중프로세서시스템에서버스중재를위한방법및시스템 | |
US6636927B1 (en) | Bridge device for transferring data using master-specific prefetch sizes | |
KR19990022950A (ko) | Pci-pci 브리지를 집적화한 i/o 프로세서의 구조 | |
US5796968A (en) | Bus arbiter used in a computer system | |
KR20010080515A (ko) | 다수의 가상 직접 메모리 접근 채널들을 지원하기위한직접 메모리 접근 엔진 | |
US6959354B2 (en) | Effective bus utilization using multiple bus interface circuits and arbitration logic circuit | |
US5968144A (en) | System for supporting DMA I/O device using PCI bus and PCI-PCI bridge comprising programmable DMA controller for request arbitration and storing data transfer information | |
US5933616A (en) | Multiple bus system bus arbitration according to type of transaction requested and the availability status of the data buffer between the buses | |
US5983025A (en) | Computer system buffers for providing concurrency and avoid deadlock conditions between CPU accesses, local bus accesses, and memory accesses | |
US5850529A (en) | Method and apparatus for detecting a resource lock on a PCI bus | |
KR20040100631A (ko) | 고속 대역폭의 시스템 버스를 중재하기 위한 버스 시스템및 그의 방법 | |
JPH0981507A (ja) | コンピュータシステム | |
US5857081A (en) | Method and apparatus for controlling a master abort in a computer system | |
US5666556A (en) | Method and apparatus for redirecting register access requests wherein the register set is separate from a central processing unit | |
US5838930A (en) | Method and apparatus for controlling a command cycle on a bus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 17 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |