JPH0954748A - コンピュータシステムおよびこのシステムに設けられるｄｍａコントローラ - Google Patents

Abstract

(57)【要約】 【課題】標準アーキテクチャとの互換性を損なうこと無
く、書き込み専用のＤＭＡＣレジスタをリード／ライト
可能にする。 【解決手段】ＩＳＡ ＤＭＡＣ１５２１に含まれる書き
込み専用レジスタにはＩ／Ｏアドレスの他に、コンフィ
グアドレスが割り当てられており、Ｉ／Ｏアドレスを利
用した場合にはライトオンリーのアクセスであるが、コ
ンフィグアドレスを利用した場合にはリード／ライトア
クセスが可能である。よって、書き込み専用レジスタ
は、ＩＳＡ標準アーキテクチャで使用されているＩ／Ｏ
アドレスでは従来通りにライトオンリーのレジスタとし
て動作し、コンフィグアドレスを利用すれば、リード／
ライト可能なレジスタとして動作する。したがって、標
準アーキテクチャとの互換性を損なうこと無く、書き込
み専用のＤＭＡＣレジスタをリード／ライトすることが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータシ
ステムおよびこのシステムに設けられるＤＭＡコントロ
ーラに関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あったが、最近では、データ転送速度の高速化や、プロ
セッサに依存しないシステムアーキテクチャの構築のた
めに、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送であり、これら各ブロック転送はバース
ト転送を用いて実現されている。これにより、例えばＰ
ＣＩバスでは最大１３３Ｍバイト／秒（データバスが３
２ビット幅の時）のデータ転送速度を実現できる。

【０００４】したがって、ＰＣＩバスを採用すると、Ｉ
／Ｏデバイス間、およびシステムメモリとＩ／Ｏデバイ
スとの間のデータ転送などを高速に行うことが可能とな
り、システム性能を高めることができる。

【０００５】最近では、デスクトップ型のパーソナルコ
ンピュータだけでく、ノートブックタイプまたはデスク
トップタイプなどのポータブルパーソナルコンピュータ
においても、ＰＣＩバスの採用が検討され始めている。

【０００６】ＰＣＩバスの仕様はＤＭＡ転送をサポート
してないため、従来のＩＳＡデバイスをそのＰＣＩバス
システムで使用できるようにするためには、ＰＣＩバス
システムにＩＳＡシステムと同様のＤＭＡＣ（直接メモ
リアクセスコントローラ）を設けることが必要となる。

【０００７】

【発明が解決しようとする課題】従来のＤＭＡＣは、複
数のＤＭＡチャネルをサポートしており、ＤＭＡチャネ
ル毎にＤＭＡ転送モードやアドレスなどを保持する多数
のＩ／Ｏレジスタを備えている。

【０００８】しかし、従来では、これらＩ／Ｏレジスタ
群には書き込み専用のレジスタが多数含まれており、デ
バックなどを行う上で不便であった。通常、Ｉ／Ｏレジ
スタは、書き込み専用のレジスタとリード／ライト可能
なレジスタのどちらであってもフリップフロップを利用
して構成されているので、書き込み専用のレジスタに対
応するＩ／Ｏアドレスによってその書き込み専用のレジ
スタからデータを読み出させるようにハードウェアロジ
ックを変更する事は比較的容易である。

【０００９】ところが、このように書き込み専用として
使用されているＩ／Ｏアドレスでリード／ライトできる
ように構成すると、標準アーキテクチャとの互換性とい
う点で問題が生じる危険がある。

【００１０】この発明はこのような点に鑑みてなされた
もので、標準アーキテクチャとの互換性を損なうこと無
く、書き込み専用のＤＭＡＣレジスタをリード／ライト
することができるコンピュータシステムおよびＤＭＡコ
ントローラを提供することを目的とする。

【００１１】

【課題を解決するための手段】この発明のコンピュータ
システムは、複数のＤＭＡチャネルを有し、ＤＭＡチャ
ネル毎にＤＭＡ転送のための情報を保持するＩ／Ｏレジ
スタ群を備えたＤＭＡコントローラと、前記Ｉ／Ｏレジ
スタ群に含まれる書き込み専用レジスタに割り当てられ
ている第１のＩ／Ｏアドレス値と異なる第２アドレス値
を指定するリード／ライトサイクルに応答して、前記書
き込み専用レジスタをリード／ライトする手段とを具備
し、前記第２アドレス値によって前記書き込み専用レジ
スタをリード／ライト可能にしたことを特徴とする。

【００１２】このシステムにおいては、ＤＭＡコントロ
ーラに含まれる書き込み専用レジスタには第１のＩ／Ｏ
アドレスの他に、その第１のＩ／Ｏアドレス値と異なる
所定の第２アドレス値が割り当てられており、第１のＩ
／Ｏアドレスを利用した場合にはライトオンリーのアク
セスであるが、第２アドレス値を利用した場合にはリー
ド／ライトアクセスが可能である。

【００１３】よって、前記書き込み専用レジスタは、標
準アーキテクチャで使用されているＩ／Ｏアドレスでは
従来通りにライトオンリーのレジスタであるが、第２ア
ドレス値を利用すれば、リード／ライト可能なレジスタ
となる。したがって、標準アーキテクチャとの互換性を
損なうこと無く、書き込み専用のＤＭＡＣレジスタをリ
ード／ライトすることができる。

【００１４】また、ＰＣＩバスシステムにＤＭＡコント
ローラを設ける場合には、前記第２アドレス値として、
Ｉ／Ｏアドレスではなく、コンフィグアドレスを利用す
ることもできる。

【００１５】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施例に
係わるコンピュータシステムの構成が示されている。こ
のコンピュータシステムは、ＰＣＩバスシステムを採用
したノートブックタイプまたはラップトップタイプのポ
ータブルパーソナルコンピュータであり、そのシステム
ボード上には３種類のバス、つまりプロセッサバス１、
内部ＰＣＩバス２、および内部ＩＳＡバス３が配設され
ており、またこのポータブルパーソナルコンピュータ本
体のＤＳコネクタに接続可能なドッキングステーション
内には、外部ＰＣＩバス４と外部ＩＳＡバス５が配設さ
れている。

【００１６】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７、ＰＣＩ ＤＭＡデバイス１８などが設けられてい
る。また、ドッキングステーション内には、ＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ装置２０が設けられている。

【００１７】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００１８】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のＤＲＡＭによって構成されて
いる。このシステムメモリ１３は、３２ビット幅または
６４ビット幅のデータバスを有する専用のメモリバスを
介してホスト−ＰＣＩブリッジ装置１２に接続されてい
る。メモリバスのデータバスとしてはプロセッサバス１
のデータバスを利用することもできる。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成される。

【００１９】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、ＰＣＩバス２のバスマスタの１つとして
機能する。このホスト／ＰＣＩブリッジ装置１２は、プ
ロセッサバス１と内部ＰＣＩバス２との間で、データお
よびアドレスを含むバスサイクルを双方向で変換する機
能、メモリバスを介してシステムメモリ１３のアクセス
制御する機能、およびシステムメモリ１３を排他的に使
用するためのロッキング機能などを有している。このロ
ッキング機能は、ＰＣＩバス２上のバスマスタや、ＣＰ
Ｕ１１などによって使用される。

【００２０】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。ＰＣＩバス
２は、時分割的に使用されるアドレス／データバスを有
している。このアドレス／データバスは、３２ビット幅
である。

【００２１】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレスおよび転送タイプが出力され、データフェーズで
は８ビット、１６ビット、または３２ビットのデータが
出力される。

【００２２】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。ＰＣＩバス２上の全てのデバイスは、たと
えバスマスタとしての機能を持たなくても、ターゲット
としては動作する。ターゲットとは、バスマスタ、つま
りトランザクションを開始したイニシエータによってア
ドレス指定されたリソースを意味している。

【００２３】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、メモリ、複
数のＩＳＡ Ｉ／Ｏデバイス３１，３２，…が接続され
ている。これらＩ／Ｏデバイス３１，３２は、内部ＰＣ
Ｉ−ＩＳＡブリッジ装置１５内蔵のＤＭＡＣにＤＭＡ転
送を要求するデバイス、つまりＤＭＡスレーブである。

【００２４】この内部ＰＣＩ−ＩＳＡブリッジ装置１５
には、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＤＭＡＣ
コア（ＭＰＰＤＭＡ）１５２、および内部ＩＳＡバスブ
リッジ（ＩＩＢＢ）１５３が内蔵されている。

【００２５】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタデバイ
ス間でバス使用権の調停を行う。この調停には、バスマ
スタデバイス毎に１ペアずつ割り当てられる内部ＰＣＩ
バス２上の信号線（バスリクエスト信号ＲＥＱ＃線、グ
ラント信号ＧＮＴ＃線）が用いられる。

【００２６】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。

【００２７】また、このシステムでは、内部ＰＣＩバス
２上に定義された複数組のＲＥＱ＃，ＧＮＴ＃線のう
ち、所定の１組のＲＥＱ＃，ＧＮＴ＃線は、ＤＭＡスレ
ーブ等との間でＤＲＥＱ，ＤＡＣＫ＃を授受するＤＭＡ
シリアルチャネルプロトコルの実現のために使用され
る。

【００２８】ＰＣＩバスアービタ（ＰＢＡ）１５１に
は、内部ＰＣＩバス２上のほとんど全てのバスリクエス
ト信号ＲＥＱ＃線およびグラント信号ＧＮＴ＃線が接続
されており、バス使用権の調停はそのＰＣＩバスアービ
タ（ＰＢＡ）１５１によって集中的に制御される。

【００２９】ＤＭＡＣコア（ＭＰＰＤＭＡ）１５２は、
ＩＳＡ ＤＭＡＣ１５２１、バスリクエストおよびグラ
ントマネージャ（ＲＧＭ；ＲＥＱ＃，ＧＮＴ＃ Ｍａｎ
ａｇｅｒ）１５２２、および内部ＩＳＡ ＤＭＡルータ
（ＩＩＤＲ；Ｉｎｔｅｒｎａｌ ＩＳＡ ＤＭＡ Ｒｏ
ｕｔｅｒ）１５２３の３つのブロックから構成されてい
る。このＤＭＡＣコア（ＭＰＰＤＭＡ）１５２は内部Ｐ
ＣＩ−ＩＳＡブリッジ装置１５内の独立した機能ブロッ
クであり、ＤＭＡ以外の機能については、ＤＭＡＣコア
（ＭＰＰＤＭＡ）１５２は使用されず、他のブロックだ
けが動作する。

【００３０】ＩＳＡ ＤＭＡＣ１５２１は、内部ＰＣＩ
バス２に接続されたバスマスタの１つであり、ＤＭＡ転
送を必要とするデバイス（ＤＭＡスレーブなど）からの
要求に応じてＤＭＡ転送を実行する。

【００３１】ＤＭＡスレーブは、論理的には内部ＰＣＩ
バス２に接続されている（実際には、ブリッジ１５また
は２０経由で内部ＩＳＡバス３または外部ＩＳＡバス５
に接続されている場合がほとんどである）。

【００３２】ＩＳＡ ＤＭＡＣ１５２１は、内部ＤＲＥ
Ｑ０〜７が入力されるＤＲＥＱ入力ポートと、内部ＤＡ
ＣＫ＃０〜７を出力するＤＡＣＫ＃出力ポートを有して
おり、それらＤＲＥＱ入力ポートおよびＤＡＣＫ＃出力
ポートの双方はＲＧＭ１５２２およびＩＩＤＲ１５２３
にそれぞれ接続されている。内部ＩＳＡバス３上のＤＭ
Ａスレーブ３１，３２…とＩＳＡ ＤＭＡＣ１５２１と
の間のＤＲＥＱおよびＤＡＣＫ＃の授受は、ＩＩＤＲ１
５２３を介して実行される。また、外部ＩＳＡバス５上
のＩＳＡマスタ５１、ＤＭＡスレーブ５２，５３…とＩ
ＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱおよびＤＡＣ
Ｋ＃の授受は、ＲＧＭ１５２２を介してＤＭＡシリアル
チャネルプロトコルによって行われる。

【００３３】ＩＳＡ ＤＭＡＣ１５２１は内部ＰＣＩバ
ス２に接続され、またＤＭＡ転送を要求するデバイスは
内部ＩＳＡバス３または外部ＩＳＡバス５に接続されて
いるため、ＩＳＡ ＤＭＡＣ１５２１によるＤＭＡ転送
では、リードサイクル（Ｉ／Ｏリードまたはメモリリー
ド）とライトサイクル（メモリライトまたはＩ／Ｏライ
ト）とは、時間的に同時には発生しない。すなわち、ま
ずリードサイクルが行われ、そのときのリードデータが
ＩＳＡ ＤＭＡＣ１５２１内のバッファにラッチされ
る。つぎに、ライトサイクルが実行され、さきほどラッ
チしておいたデータがライトデータとして出力される。

【００３４】リードサイクル、ライトサイクルとも、メ
モリ、Ｉ／Ｏを問わず、内部ＰＣＩバス２上で発生さ
れ、必要な場合はその内部ＰＣＩバス２上のバスサイク
ルがブリッジ装置１５、または２０によってＩＳＡバス
サイクルに変換される。すなわち、ＩＳＡ ＤＭＡＣ１
５２１は、メモリサイクルとＤＭＡ専用Ｉ／Ｏサイクル
のどちらもＰＣＩバス２上に発生し、ＩＳＡバスサイク
ルについては関知しない。

【００３５】ＩＳＡ ＤＭＡＣ１５２１は、ＩＳＡバス
システムアーキテクチャで標準となっている８２Ｃ３７
互換の機能を有しており、内部ＤＲＥＱ０〜７と内部Ｄ
ＡＣＫ＃０〜７とによってＤＭＡチャンネルＣＨ０〜Ｃ
Ｈ７をサポートしている。ＩＳＡ ＤＭＡＣ１５２１に
は、これらＤＭＡチャンネル毎にＤＭＡ転送モード、転
送カウント（転送すべきバスト数）、開始メモリアドレ
ス、転送方向などの情報を保持するためのＩ／Ｏレジス
タ群を備えている。これらＩ／Ｏレジスタ群は所定のＩ
／Ｏアドレス空間にマッピングされており、そのＩ／Ｏ
レジスタ群の中には多数の書き込み専用レジスタも含ま
れている。

【００３６】さらに、このシステムにおいては、それら
Ｉ／Ｏレジスタ群はＰＣＩシステムのコンフィグアドレ
ス空間にもマッピングされており、そのコンフィグアド
レスによってＩ／Ｏレジスタ群をリード／ライトするた
めのロジックがＩＳＡ ＤＭＡＣ１５２１内に設けられ
ている。

【００３７】ＩＳＡ ＤＭＡＣ１５２１のＩ／Ｏレジス
タ群に対するＩ／Ｏアドレスとコンフィグアドレスの割
り当ての様子、およびコンフィグアドレスによってＩ／
Ｏレジスタ群をリード／ライトするためのロジックの構
成については、図２以降で詳述する。

【００３８】ＩＳＡ ＤＭＡＣ１５２１は、ＤＭＡチャ
ンネル毎に１ペアずつ用意された内部ＤＲＥＱ０〜７お
よびＤＡＣＫ＃０〜７を用いて、ＤＭＡチャネルの調停
を行う。内部ＤＲＥＱは、ＤＭＡスレーブが、ＩＳＡ
ＤＭＡＣ１５２１にＤＭＡ転送の実行を要求しているこ
とを通知するために使用されるＤＭＡリクエスト信号で
ある。ＤＡＣＫ＃は、ＩＳＡ ＤＭＡＣ１５２１がＤＭ
Ａ転送を要求したＤＭＡスレーブに対してＤＭＡサイク
ルが実行されることを通知するためのＤＭＡアクノリッ
ジ信号である。

【００３９】ＤＭＡチャネルの割り当ては、内部ＩＳＡ
バス３上のデバイスと外部ＩＳＡバス５上のデバイスと
の間で排他的に行われる。各デバイスは、それに割り当
てられたＤＭＡチャネルに対応するＤＲＥＱ、ＤＡＣＫ
＃を用いてＩＳＡ ＤＭＡＣ１５２１と送受信する。

【００４０】この場合、外部ＩＳＡバス５上のデバイス
とＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱおよびＤ
ＡＣＫ＃の送受信は、１組のシリアルＲＥＱ＃，シリア
ルＧＮＴ＃信号線（以下、シリアルＲＥＱ＃，シリアル
ＧＮＴ＃と称する）を使用したＤＭＡシリアルチャネル
プロトコルに従って実行される。

【００４１】ＤＭＡシリアルチャネルプロトコルは、ド
ッキングステーションに導出すべき信号線数を抑制し、
且つＰＣＩ拡張カードとＩＳＡ拡張カードの双方を利用
できるようにするためのものである。

【００４２】このＤＭＡシリアルチャネルプロトコルで
は、シリアルＲＥＱ＃によってＤＳ−ＰＣＩ／ＩＳＡブ
リッジ装置２０から最新のＤＲＥＱの状態が送信され、
それがＲＧＭ１５２２に送られる。ＲＧＭ１５２２で
は、シリアルＲＥＱ＃が分解されてＩＳＡ ＤＭＡＣ１
５２１への内部ＤＲＥＱ０〜７に変換される。

【００４３】また、ＩＳＡ ＤＭＡＣ１５２１から出力
される内部ＤＡＣＫ＃０〜７によって指定されるＤＭＡ
転送対象のチャネル情報は、ＲＧＭ１５２２が実行する
シリアルＧＮＴ＃信号線を利用したシリアルデータ転送
によって、ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に送
られる。

【００４４】ＩＳＡ ＤＭＡＣ１５２１は、ＲＧＭ１５
２２およびＩＩＤＲ１５２３から提供される最新のＤＲ
ＥＱチャンネル情報に基づき、ＤＲＥＱチャンネルマス
クの設定および調停方式の設定に従って、８２Ｃ３７互
換の、ＤＲＥＱチャンネル間調停を行う。有効なＤＭＡ
要求（ＤＲＥＱ）があれば、ＩＳＡ ＤＭＡＣ１５２１
は、自身に割り当てられているＲＥＱ＃をアクティブに
してＰＣＩバスアービタ（ＰＢＡ）１５１に対してバス
使用権を要求し、ＰＢＡ１５１からＧＮＴ＃が与えられ
るのを待つ。

【００４５】ＰＢＡ１５１からＧＮＴ＃が与えられる
と、ＩＳＡ ＤＭＡＣ１５２１は、調停の結果選択した
ＤＭＡチャンネル番号に対応する内部ＤＡＣＫ＃をアク
ティブにして、ＤＭＡ転送を実行するＤＭＡチャンネル
番号をＲＧＭ１５２２とＩＩＤＲ１５２３へ返す。そし
て、ＩＳＡ ＤＭＡＣ１５２１は、選択されたＤＭＡチ
ャンネルのセットアップ情報によって規定されるＤＭＡ
転送モード（シングル転送モード、ブロック転送モー
ド、デマンド転送モード、カスケードモード）に対応す
るＤＭＡサイクルを実行する。この場合、ＩＳＡ ＤＭ
ＡＣ１５２１は、前述したようにメモリ、Ｉ／Ｏサイク
ルとも、ＰＣＩバスのバスサイクルのみをサポートし、
ＩＳＡバスのバスサイクルについてはブリッジ装置１５
または２０によってエミュレートされる。

【００４６】ＰＣＩバス２上に発生したメモリサイクル
はホスト−ＰＣＩブリッジ１２によってＤＲＡＭアクセ
スサイクルに変換されて、システムメモリ１３のリード
／ライトアクセスが実行される。

【００４７】ＲＧＭ１５２２は、複数のＤＭＡチャネル
をシリアル化して転送するというＤＭＡシリアルチャネ
ルプロトコルに関する処理を行うために設けられたもの
であり、ＤＭＡシリアルチャネルプロトコルと、ＩＳＡ
ＤＭＡＣ１５２１に対するＩＳＡスタイルのＤＲＥＱ
／ＤＡＣＫ＃プロトコルとの間の変換を行う。

【００４８】ＲＧＭ１５２２には、複数のＲＥＱ＃信号
を入力することができる。また、各ＲＥＱ＃信号毎に、
そのＲＥＱ＃信号のプロトコルをプログラムすることが
できる。したがって、シリアルＲＥＱ＃およびシリアル
ＧＮＴ＃として使用されるＲＥＱ＃およびＧＮＴ＃信号
線のペアを複数用意すれば、ＤＳ−ＰＣＩ／ＩＳＡブリ
ッジ装置２０経由で行われる外部ＩＳＡバス５上のデバ
イスとの間のＤＲＥＱ，ＤＡＣＫ＃の授受だけでなく、
例えばＰＣカードコントローラ１７のＰＣカード６１，
６２とＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱ，Ｄ
ＡＣＫ＃の授受についてもＤＭＡシリアルチャネルプロ
トコルによって行うことができる。

【００４９】また、ＲＧＭ１５２２は、ＤＭＡシリアル
チャネルプロトコルと、ＰＢＡ１５１がサポートする標
準ＰＣＩスタイルのＲＥＧ＃／ＧＮＴ＃プロトコルとの
間の変換も行う。

【００５０】すなわち、外部ＩＳＡバス５上のデバイス
との間のＤＲＥＱ，ＤＡＣＫ＃の授受だけでなく、外部
ＰＣＩバス４上のＰＣＩマスタ４１との間のＲＥＱ＃，
ＧＮＴ＃の授受もＤＭＡシリアルチャネルプロトコルを
使用して行われる。この場合のＲＥＱ＃，ＧＮＴ＃の処
理は、ＲＧＭ１５２２によって次のように行われる。

【００５１】外部ＰＣＩバス４上のＰＣＩマスタ４１
（ＬＡＮボード、ＳＣＳＩボードなど）は、ＲＥＱ＃を
アクティブにすることによって、バス使用要求をＤＳ−
ＰＣＩ／ＩＳＡブリッジ装置２０に知らせる。ＤＳ−Ｐ
ＣＩ／ＩＳＡブリッジ装置２０は、シリアルＲＥＱ＃を
利用したシルアルデータ転送によって、バス使用要求を
ＲＧＭ１５２２へ知らせる。この場合、そのバス使用要
求の通知には、ＩＳＡデバイスによって使用されていな
いＤＭＡチャネルであるＤＲＥＱ４が用いられる。

【００５２】ＲＧＭ１５２２は、シリアルＲＥＱ＃信号
を分解し、シリアルＲＥＱ＃によってＤＲＥＱ４が通知
されたことを検出すると、ＲＥＱ＃をアクティブにして
ＰＢＡ１５１に対してバス使用を要求する。ＰＢＡ１５
１は、標準ＰＣＩのルールによって調停を行い、ＧＮＴ
＃によってＲＧＭ１５２２に対してバス使用を許可す
る。

【００５３】ＲＧＭ１５２２は、ＰＢＡ１５１からのＧ
ＮＴ＃を受け取ると、シリアルＧＮＴ＃を使用したシリ
アルデータ転送によって、バス使用が許可されたことを
ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に通知する。こ
の通知には、ＤＡＣＫ４が使用される。ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０は、ＲＧＭ１５２２が送信した
シリアルＧＮＴ＃信号を分解し、ＰＣＩマスタ４１にＧ
ＮＴ＃を与える。ＰＣＩマスタ４１は、ＧＮＴ＃を受け
取るとバスサイクルを開始する。

【００５４】次に、内部ＩＳＡ ＤＭＡルータ（ＩＩＤ
Ｒ）１５２３について説明する。内部ＩＳＡ ＤＭＡル
ータ（ＩＩＤＲ）１５２３は、例えばその内部に設けら
れたレジスタ群に書き込まれたマッピング情報にしたが
って、内部ＩＳＡバス３上のＤＭＡスレーブ３１，３
２，…にマッピングされるＤＭＡチャネルを変更する。
ＩＩＤＲ１５２３は、ＤＭＡスレーブ３１，３２，…か
らのＤＲＥＱ信号の状態を、マッピング情報に従って、
それらデバイスのＤＭＡチャネル番号に対応する内部Ｄ
ＲＥＱに変換して、ＩＳＡ ＤＭＡＣ１５２１に伝え
る。また、ＩＩＤＲ１５２３は、ＩＳＡ ＤＭＡＣ１５
２１からの内部ＤＡＣＫ＃を、マッピング情報に従っ
て、ＤＭＡスレーブ３１，３２が実際に使用しているＤ
ＡＣＫ＃に変換して、内部ＩＳＡバス３上に出力する。

【００５５】内部ＩＳＡバスブリッジ（ＩＩＢＢ）１５
３は、内部ＰＣＩバス２と内部ＩＳＡバス３とを繋ぐブ
リッジであり、メモリおよびＩ／Ｏなどの内部ＩＳＡバ
ス３上の全てのデバイスを制御する。このＩＩＢＢ１５
３は、ＩＳＡ ＤＭＡＣ１５２１がＤＭＡ転送のために
ＰＣＩバス２上に発生するメモリまたはＩ／Ｏサイクル
をプロトコル変換して、内部ＩＳＡバス３上へ伝える。

【００５６】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ドッキングステーションに導出されるＰ
ＣＩバス相当のドッキングバスとを繋ぐブリッジＬＳＩ
であり、ＰＣＩバス２上のエージェントとして機能す
る。このＰＣＩ−ＤＳブリッジ装置１６には、ＤＭＡシ
リアルチャンネルプロトコルによるシリアルＲＥＱ＃／
ＧＮＴ＃の転送の同期化のためのバッファが設けられて
いる。

【００５７】ＰＣカードコントローラ１７は、内部ＰＣ
Ｉバス２上のエージェントであり、ＤＭＡシリアルチャ
ネルプロトコルをサポートしている。このＰＣカードコ
ントローラ１７によって制御されるＰＣカード６１，６
２がＤＭＡ転送を要求した時、そのＤＭＡ要求すなわち
ＤＲＥＱは、シリアルＲＥＱ＃よってＲＧＭ１５２２に
送信される。また、ＲＧＭ１５２２からのシリアルＧＮ
Ｔ＃はＰＣカードコントローラ１７によってＤＡＣＫ＃
に分解されて、ＰＣカード６１または６２に渡される。

【００５８】ＰＣＩＤＭＡ１８は、ＰＣカードコントロ
ーラ１７と同様、内部ＰＣＩバス２上のエージェントで
あり、且つＤＭＡシリアルチャネルプロトコルをサポー
トしている。このＰＣＩＤＭＡ１８によって制御される
ＤＭＡスレーブ１９がＤＭＡ転送を要求した時、そのＤ
ＭＡ要求、すなわちＤＲＥＱはシリアルＲＥＱ＃よって
ＲＧＭ１５２２に送信される。また、ＲＧＭ１５２２か
らのシリアルＧＮＴ＃はＰＣＩＤＭＡ１８によってＤＡ
ＣＫ＃に分解されてＤＭＡスレーブ１９に通知される。

【００５９】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス（ＰＣＩ
バス相当）と外部ＰＣＩバス４および外部ＩＳＡバス５
とを繋ぐブリッジＬＳＩである。このＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置２０は、ＰＣカードコントローラ１７
およびＰＣＩＤＭＡ１８等と同じく、ＰＣＩバス２上の
エージェントであり、且つＤＭＡシリアルチャネルプロ
トコルをサポートしている。

【００６０】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、ローカルバスアー
ビタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔｅｒ）
２０３、および外部ＩＳＡ ＤＭＡルータ（ＥＩＤＲ；
Ｅｘｔｅｒｎａｌ ＩＳＡ ＤＭＡ Ｒｏｕｔｅｒ）２
０４が設けられている。

【００６１】ＥＰＢＢ２０１は、内部ＰＣＩバス２上に
ＩＳＡ ＤＭＡＣ１５２１が発生するメモリサイクルお
よびＩ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由
して受け取り、それを外部ＰＣＩバス４上へ伝える。ま
た、外部ＰＣＩバス４上のＰＣＩマスタデバイス４１に
バス使用権が与えられた場合は、ＥＰＢＢ２０１は、外
部ＰＣＩバス４上のバストランザクションをドッキング
バス上に発生させる。

【００６２】ＥＩＢＢ２０２は、内部ＰＣＩバス２上に
ＩＳＡ ＤＭＡＣ１５２１が発生するメモリサイクルお
よびＩ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由
して受け取り、それをプロトコル変換して外部ＩＳＡバ
ス５上へ伝える。また、外部ＩＳＡバス５上のＩＳＡマ
スタデバイス４１にバス使用権が与えられた場合は、Ｅ
ＩＢＢ２０２は、外部ＩＳＡバス５上のバストランザク
ションをドッキングバス上に発生させる。

【００６３】ＬＢＡ２０３およびＥＩＤＲ２０４は、Ｄ
ＭＡシリアルチャネルプロトコルをサポートするために
設けられたものである。ＬＢＡ２０３は、外部ＰＣＩバ
ス４上のＰＣＩバスマスタ４１からのバス使用要求ＲＥ
Ｑ＃と、外部ＩＳＡバス５上のＩＳＡマスタ５１および
ＤＭＡスレーブ５２，５３からのＤＲＥＱ信号（基本的
にＩＳＡのＤＭＡチャンネル分ある）の状態の変化を監
視しており、最新の状態をシリアルＲＥＱ＃を利用した
ビット列のシリアル転送によって、ＰＣＩ−ＤＳブリッ
ジ１６経由でＲＧＭ１５２２へ伝える。

【００６４】シリアルＲＥＱ＃で送信されるビット列の
フォーマットは次の通りである。 ＬＢＡ２０３は、アクティブにされたＲＥＱ＃の前縁を
スタートｂｉｔ（Ｓ）とし、以後、ＤＭＡチャンネルの
０から７までを１クロックフレームづつ使用して、シリ
アルに伝える。チャンネル４のフレームは、ＰＣＩマス
タ４１のバス要求状態の変化を伝えるために使用され、
それ以外は、ＩＳＡマスタ５１，ＤＭＡスレーブ５２，
５３のＤＭＡ要求の状態変化を伝えるために使用され
る。

【００６５】各フレームは、“Ｌ”で要求なしを意味
し、“Ｈ”で要求ありを意味する。上述の例では、ＤＲ
ＥＱ０、２、７がアクティブであり、且つＰＣＩマスタ
４１がバス使用を要求している状態（ＤＲＥＱ４がアク
ティブ）に対応している。

【００６６】ＬＢＡ２０３は、２つの動作状態（プロシ
ード、フリーズ）を有する。ＲＧＭ１５２２からのシリ
アルＧＮＴ＃を受け取るまでは、ＬＢＡ２０３は、プロ
シード状態であり、常に最新の状態をＲＧＭ１５２２へ
伝えるように努力する。すなわち、プロシード状態で
は、ＰＣＩバスマスタ４１のＲＥＱ＃、またはＩＳＡマ
スタ５１、およびＤＭＡスレーブ５２，５３のＤＲＥＱ
状態の変化が発生する度に、それをＤＭＡシリアルチャ
ンネルプロトコルによってＲＧＭ１５２２に通知する。

【００６７】ＲＧＭ１５２２からのシルアルＧＮＴ＃を
受け取ると、ＬＢＡ２０３は、そのシルアルＧＮＴ＃に
含まれるビット列をデコードし、ＤＡＣＫ＃をＥＩＤＲ
２０４へ返すか、あるいは外部ＰＣＩバス４にＧＮＴ＃
を返す。

【００６８】シリアルＧＮＴ＃でＲＧＭ１５２２から送
信されるビット列のフォーマットは次の通りである。 ＲＧＭ１５２２は、アクティブにされたＧＮＴ＃の前縁
をスタートｂｉｔ（Ｓ）とし、以後、ＤＭＡチャンネル
のＤＡＣＫ＃０から７までのどれかひとつを３ｂｉｔで
コード化した情報を、ＬＳＢから順番に、各ｂｉｔに１
クロックフレームづつ割り当てて、シリアルに伝える。
チャンネル４のコードは、ＰＣＩマスタ４１のバス要求
状態に応答するＧＮＴ＃を伝えるために使用され、それ
以外は、ＩＳＡマスタ５１，ＤＭＡスレーブ５２，５３
のＤＭＡ要求に対するＤＡＣＫ＃を伝えるために使用さ
れる。

【００６９】上述の例では、チャンネルコード＝１であ
り、ＤＭＡチャンネル１が選択された（ＤＡＣＫ１＃が
与えられた）ことを意味する。一旦、ＧＮＴ＃を受け取
ると、ＬＢＡ２０３の動作状態はプロシード状態からフ
リーズ状態に切り換えられる。フリーズ状態は、そのＧ
ＮＴ＃に対応するデバイス（ＰＣＩマスター、ＩＳＡマ
スター、ＤＭＡスレーブ）がバスの使用要求を取り下げ
るまで維持され、その期間では、たとえ他のデバイスに
状態変化が生じても、それを通知するためのシリアルＲ
ＥＱ＃サイクルの実行は凍結され、ＲＥＱ＃はアクティ
ブ状態に維持され続ける。

【００７０】このシステムのＤＭＡシリアルチャンネル
プロトコルでは、ＰＣＩマスタ用に割り当てられたフレ
ームはチャネル４だけである。このため、外部ＰＣＩバ
ス４上に複数のＰＣＩマスタが存在する場合には、それ
ら複数のＰＣＩマスタからのＲＥＱ＃間の調停もＬＢＡ
２０３によって行われる。

【００７１】ＥＩＤＲ２０４は、プログラムされたマッ
ピング情報にしたがって、外部ＩＳＡバス５上のＩＳＡ
マスタ５１およびＤＭＡスレーブ５２，５３それぞれに
マッピングされるＤＭＡチャネルを変更する。このＥＩ
ＤＲ２０４と前述のＩＩＤＲ１５２３との共同作用によ
り、内部ＩＳＡバス３上のデバイスと外部ＩＳＡバス５
上のデバイスとにＤＭＡチャネルを排他的に割り当てる
ことができる。

【００７２】ＥＩＤＲ２０４は、ＩＳＡマスタ５１およ
びＤＭＡスレーブ５２，５３それぞれからのＤＲＥＱ信
号の状態を、マッピング情報に従って、それらデバイス
のＤＭＡチャネル番号に対応するＤＲＥＱ信号に変換し
てＬＢＡ２０３に伝える。また、ＥＩＤＲ２０４は、Ｌ
ＢＡ２０３からのＤＡＣＫ＃を、マッピング情報に従っ
て、ＩＳＡマスタ５１およびＤＭＡスレーブ５２，５３
が実際に使用しているＤＡＣＫ＃に変換して、外部ＩＳ
Ａバス５上に出力する。

【００７３】図２、図３には、ＩＳＡ ＤＭＡＣ１５２
１のＩ／Ｏレジスタ群に対するアドレス割り当ての様子
が示されている。図示のように、各ＤＭＡチャネルのレ
ジスタ群には、Ｉ／Ｏアドレスとコンフィグアドレスの
双方が割り当てられており、コンフィグアドレスでは全
てのレジスタがリード／ライト可能となっている。

【００７４】すなわち、このシステムは、メモリアドレ
ス空間、Ｉ／Ｏアドレス空間、およびコンフィグアドレ
ス空間の３つの異なるアドレス空間を有している。メモ
リアドレス空間およびＩ／Ｏアドレス空間は、それぞれ
メモリアクセスおよびＩ／Ｏアクセスで使用されるもの
であり、コンフィグアドレス空間はコンフィグアクセス
で使用されるものである。

【００７５】内部ＰＣＩバス２上で実行されるバスサイ
クルが、メモリアクセス、Ｉ／Ｏアクセス、およびコン
フィグアクセスのいずれであるかは、内部ＰＣＩバス２
上に定義されたコマンド／バイトイネーブルバス（Ｃ／
ＢＥ３＃、Ｃ／ＢＥ２＃、Ｃ／ＢＥ１＃、Ｃ／ＢＥ０
＃）によって区別される。すなわち、トランザクション
を開始するイニシエータは、アドレスフェーズの期間に
ターゲットを指定すると共に、コマンド／バイトイネー
ブルバスを駆動することによって転送タイプも指定す
る。

【００７６】アドレス指定されたターゲットは、コマン
ド／バイトイネーブルバスをデコードして、実行される
転送タイプ（Ｉ／Ｏリード、Ｉ／Ｏライト、メモリリー
ド、メモリライト、コンフィグレーションリード、コン
フィグレーションライトなど）を決定する。

【００７７】ＩＳＡ ＤＭＡＣ１５２１には、Ｉ／Ｏリ
ード／ライトサイクルに応答してＩ／Ｏ制御レジスタ群
をアクセスするためのＩ／Ｏアドレスデコーダ、書き込
み制御回路、および読み出し回路と、コンフィグレーシ
ョンリード／ライトサイクルに応答してＩ／Ｏ制御レジ
スタ群をアクセスするためのアドレスデコーダ、書き込
み制御回路、および読み出し回路が設けられている。こ
れらコンフィグレーションリード／ライトサイクルに対
応するアドレスデコーダ、書き込み制御回路、および読
み出し回路は、本来、ＩＳＡ ＤＭＡＣ１５２１内部の
コンフィグレーションレジスタをアクセスするために使
用されるものであるが、ここでは、Ｉ／Ｏ制御レジスタ
群のアクセスにも使用されている。

【００７８】すなわち、これらコンフィグレーションリ
ード／ライトサイクルに応答して動作するレジスタ制御
ロジックにより、ＩＳＡ ＤＭＡＣ１５２１のＩ／Ｏレ
ジスタ群のリード／ライトアクセスが実行される。

【００７９】図４には、ＩＳＡ ＤＭＡＣ１５２１に設
けられるレジスタ制御ロジックの一例が示されている。
１つのレジスタを構成するＤフリップフロップ１０１の
データ入力にはＰＣＩバス２からのライトデータ（Ｉ／
Ｏライトサイクル、コンフィグレーションライトサイク
ルの双方）が入力され、そのクロック入力にはゲート回
路Ｇ１〜Ｇ３によって生成されたラッチ信号が入力され
る。

【００８０】負論理のＡＮＤ回路Ｇ１には、Ｉ／Ｏライ
トサイクルが実行されたことを示す信号ＩＯＷ＃、およ
びＩ／Ｏアドレスの値がＤフリップフロップ１０１を指
定することを示す信号ＩＯデコード＃が入力され、また
負論理のＡＮＤ回路Ｇ２には、コンフィグレーションラ
イトサイクルが実行されたことを示す信号Ｃｏｎｆｉｇ
ライト＃、およびコンフィグアドレスの値がＤフリップ
フロップ１０１を指定することを示す信号Ｃｏｎｆｉｇ
デコード＃が入力される。これらＡＮＤ回路Ｇ１および
Ｇ２の出力はＯＲ回路Ｇ３を介してフリップフロップ１
０１にラッチ信号として供給される。従って、Ｉ／Ｏラ
イトサイクル、コンフィグレーションライトサイクルの
どちらにおいても、アドレスフェーズの期間にＤフリッ
プフロップ１０１のアドレスが指定された時は、Ｄフリ
ップフロップ１０１に対するライトアクセスが実行され
る。

【００８１】また、Ｄフリップフロップ１０１のデータ
出力は、２つのＡＮＤ回路Ｇ４，Ｇ５を介して２つの出
力ポート１０２，１０３に接続されている。ＡＮＤ回路
Ｇ４の一方の入力にはＤフリップフロップ１０１のデー
タ出力が供給され、他方の入力には負論理のＡＮＤ回路
Ｇ６の出力が供給される。また、ＡＮＤ回路Ｇ５の一方
の入力にはＤフリップフロップ１０１のデータ出力が供
給され、他方の入力には負論理のＡＮＤ回路Ｇ７の出力
が供給される。

【００８２】ＡＮＤ回路Ｇ６には、Ｉ／Ｏリードサイク
ルが実行されたことを示す信号ＩＯＲ＃、およびＩ／Ｏ
アドレスの値がＤフリップフロップ１０１を指定するこ
とを示す信号ＩＯデコード＃が入力され、またＡＮＤ回
路Ｇ７には、コンフィグレーションリードサイクルが実
行されたことを示す信号Ｃｏｎｆｉｇリード＃、および
コンフィグアドレスの値がＤフリップフロップ１０１を
指定することを示す信号Ｃｏｎｆｉｇデコード＃が入力
される。従って、Ｉ／Ｏライトリードサイクルでは、Ａ
ＮＤ回路Ｇ４および出力ポート１０２が選択されてＤフ
リップフロップ１０１のデータがポート１０２から読み
出され、また、コンフィグレーションリードサイクルで
は、ＡＮＤ回路Ｇ５および出力ポート１０３が選択され
てＤフリップフロップ１０１のデータがポート１０３か
ら読み出される。

【００８３】なお、書き込み専用のＩ／Ｏレジスタにつ
いては出力ポート１０２およびＡＮＤ回路Ｇ５は設けら
れておらず、Ｉ／Ｏリードでデータを読み出す事はでき
ないように構成されている。

【００８４】以上のように、この実施例においては、Ｉ
ＳＡ ＤＭＡＣ１５２１に含まれる書き込み専用レジス
タにはＩ／Ｏアドレスの他に、コンフィグアドレスが割
り当てられており、Ｉ／Ｏアドレスを利用した場合には
ライトオンリーのアクセスであるが、コンフィグアドレ
スを利用した場合にはリード／ライトアクセスが可能で
ある。

【００８５】よって、書き込み専用レジスタは、ＩＳＡ
標準アーキテクチャで使用されているＩ／Ｏアドレスで
は従来通りにライトオンリーのレジスタとして動作し、
コンフィグアドレスを利用すれば、リード／ライト可能
なレジスタとして動作する。したがって、標準アーキテ
クチャとの互換性を損なうこと無く、書き込み専用のＤ
ＭＡＣレジスタをリード／ライトすることができる。

【００８６】このシステムでは、コンフィグアドレスで
全てのＤＭＡＣレジスタをリード／ライトできるため、
ＩＳＡ ＤＭＡＣ１５２１のデバッグ作業が容易とな
る。特に、この実施例のように、ＰＣＩバス２に接続可
能で、しかもＩＳＡ互換のＤＭＡＣであるＩＳＡ ＤＭ
ＡＣ１５２１を開発し、それをＰＣＩバスシステムに搭
載して使用する場合には、そのＩＳＡ ＤＭＡＣ１５２
１のデバッグ作業をオンボード上で効率的に行うことが
できる。

【００８７】また、このようにＤＭＡＣの書き込み専用
レジスタをリード可能にすることによって、ＤＭＡ転送
中においてもサスペンド／レジューム機能を有効に働か
せることができる。

【００８８】すなわち、システムパワーオフ時などの作
業中断時に実行されるサスペンドルーチンに、コンフィ
グアドレスで全てのＤＭＡＣレジスタの内容をメモリに
セーブする機能を持たせ、且つシステムパワーオン時に
実行されるパワーオンルーチン内のレジュームルーチン
にメモリの内容をＤＭＡＣレジスタにリストアさせる機
能を持たせれば、通常のレジューム処理で実行されてい
るＣＰＵ１１のステートや表示画面の復元だけでなく、
ＩＳＡ ＤＭＡＣ１５２１についてもサスペンド直前の
状態に復帰させることができるので、ＤＭＡ転送中にお
いてもサスペンド／レジューム機能を有効に働かせるこ
とが可能となる。

【００８９】なお、この実施形態では、書き込み専用の
ＤＭＡＣレジスタをリード／ライトするためのアドレス
としてコンフィグアドレスを利用したが、ＩＳＡ標準ア
ーキテクチャで使用されているＩ／Ｏアドレスと異なる
値の第２のＩ／Ｏアドレスを利用し、そのアドレスによ
って書き込み専用レジスタをリード／ライトすることも
できる。これは、Ｉ／Ｏサイクル用のデコーダによって
Ｉ／Ｏライトサイクルが実行されたことを示す信号ＩＯ
Ｗ＃、およびＩ／Ｏアドレスの値が第２のアドレス値を
指定することを示す信号ＩＯデコード＃を生成してそれ
を図４のＡＮＤ回路Ｇ２に入力すると共に、Ｉ／Ｏリー
ドサイクルが実行されたことを示す信号ＩＯＲ＃、およ
びＩ／Ｏアドレスの値が第２のアドレス値を指定するこ
とを示す信号ＩＯデコード＃を生成してそれを図４のＡ
ＮＤ回路Ｇ７に入力することによって実現できる。

【００９０】また、ここでは、コンフィグアドレスで全
てのレジスタのリードとライトを行えるように構成した
が、書き込み専用レジスタのリードアクセスだけをコン
フィグアドレスで実行するように構成しても良い。

【００９１】

【発明の効果】以上の説明したように、この発明によれ
ば、ＤＭＡコントローラに含まれる書き込み専用レジス
タには第１のＩ／Ｏアドレスの他に、その第１のＩ／Ｏ
アドレス値と異なる所定の第２アドレス値が割り当てら
れており、第１のＩ／Ｏアドレスを利用した場合にはラ
イトオンリーのアクセスであるが、第２アドレス値を利
用した場合にはリード／ライトアクセスが可能である。
よって、標準アーキテクチャとの互換性を損なうこと無
く、書き込み専用のＤＭＡＣレジスタをリード／ライト
することができる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るポータブルコンピ
ュータのシステム構成を示すブロック図。

【図２】同実施形態のシステムに設けられたＤＭＡＣの
Ｉ／Ｏレジスタ群に対するＩ／Ｏアドレスとコンフィグ
アドレスの割り当ての様子を示す図。

【図３】同実施形態のシステムに設けられたＤＭＡＣの
Ｉ／Ｏレジスタ群に対するＩ／Ｏアドレスとコンフィグ
アドレスの割り当ての様子を示す図。

【図４】同実施形態のシステムに設けられたＤＭＡＣ内
部のレジスタ制御ロジックの構成を示す回路図。

【符号の説明】

１…プロセッサバス、２…内部ＰＣＩバス、３…内部Ｉ
ＳＡバス、４…外部ＰＣＩバス、５…外部ＩＳＡバス、
１１…ＣＰＵ、１２…ホスト／ＰＣＩブリッジ装置、１
３…システムメモリ、１４…内部ＰＣＩバス上のＰＣＩ
マスタデバイス、１５…内部ＰＣＩ−ＩＳＡブリッジ装
置、１６…ＰＣＩ−ＤＳブリッジ装置、１７…ＰＣカー
ドコントローラ、２０…ＤＳ−ＰＣＩ／ＩＳＡブリッジ
装置、３１，３２…内部ＩＳＡバス上のＩ／Ｏ（ＤＭＡ
スレーブ）、４１…外部ＰＣＩバス上のＩ／Ｏ（ＰＣＩ
マスタ）、５１，５２，５３…外部ＩＳＡバス上のＩ／
Ｏ（ＩＳＡマスタ、ＤＭＡスレーブ）、１０１…フリッ
プフロップ、１０２，１０２…出力ポート、Ｇ１〜Ｇ７
…ゲート回路、１５１…ＰＣＩバスアービタ（ＰＢ
Ａ）、１５２…ＤＭＡＣコア（ＭＰＰＤＭＡ）、１５３
…内部ＩＳＡバスブリッジ（ＩＩＢＢ）、２０１…外部
ＰＣＩバスブリッジ（ＥＰＢＢ）、２０２…外部ＩＳＡ
バスブリッジ（ＥＩＢＢ）、２０３…ローカルバスアー
ビタ（ＬＢＡ）、２０４…外部ＩＳＡ ＤＭＡルータ
（ＥＩＤＲ）、１５２１…ＩＳＡ ＤＭＡＣ、１５２２
…バスリクエストおよびグラントマネージャ（ＲＧ
Ｍ）、１５２３…内部ＩＳＡ ＤＭＡルータ（ＩＩＤ
Ｒ）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のＤＭＡチャネルを有し、ＤＭＡチ
   ャネル毎にＤＭＡ転送のための情報を保持するＩ／Ｏレ
   ジスタ群を備えたＤＭＡコントローラと、 前記Ｉ／Ｏレジスタ群に含まれる書き込み専用レジスタ
   に割り当てられている第１のＩ／Ｏアドレス値と異なる
   第２アドレス値を指定するリード／ライトサイクルに応
   答して、前記書き込み専用レジスタをリード／ライトす
   る手段とを具備し、 前記第２アドレス値によって前記書き込み専用レジスタ
   をリード／ライト可能にしたことを特徴とするコンピュ
   ータシステム。
2. 【請求項２】 サスペンド時に前記ＤＭＡコントローラ
   のＩ／Ｏレジスタ群の内容をメモリにセーブする手段で
   あって、前記第２アドレス値を利用して前記書き込み専
   用レジスタの内容を前記メモリにセーブする手段と、 電源再投入時に前記メモリの内容を前記ＤＭＡコントロ
   ーラのＩ／Ｏレジスタ群にリストアする手段とをさらに
   具備し、 電源再投入時に前記ＤＭＡコントローラをサスペンド直
   前の状態に復帰できるようにしたことを特徴とする請求
   項１記載のコンピュータシステム。
3. 【請求項３】 ＰＣＩバスを備え、メモリアドレス空
   間、Ｉ／Ｏアドレス空間、およびコンフィグアドレス空
   間を有するコンピュータシステムにおいて、 前記ＰＣＩバスに接続され、複数のＤＭＡチャネルを有
   しＤＭＡチャネル毎にＤＭＡ転送のための情報を保持す
   るＩ／Ｏレジスタ群を備えたＤＭＡコントローラと、 前記Ｉ／Ｏレジスタ群に含まれる書き込み専用レジスタ
   に割り当てられている前記Ｉ／Ｏアドレス空間の所定の
   アドレス値を指定するライトサイクルに応答して、前記
   書き込み専用レジスタをライトする手段と、 前記書き込み専用レジスタが割り当てられている前記コ
   ンフィグアドレス空間の所定のアドレス値を指定するリ
   ード／ライトサイクルに応答して、前記書き込み専用レ
   ジスタをリード／ライトする手段とを具備し、 前記コンフィグアドレス空間のアドレス値によって前記
   書き込み専用レジスタをリード／ライト可能にしたこと
   を特徴とするコンピュータシステム。