JPH0916406A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】ＰＣＩ割り込み／ＩＳＡ割り込みを混在して利
用できる割り込みサブシステムを実現する。 【構成】割り込みコントローラ１５５は入力ポート毎に
エッジ検知とレベル検知の検知タイプを切替え可能に構
成されており、各ポートの検知タイプはレジスタ３１１
に書き込まれるエッジ／レベル選択情報によって決定さ
れる。また、ＩＳＡ／ＰＣＩ割り込み選択回路３０６に
よって割り込みコントローラ１５５の各入力ポート（Ｉ
Ｒ０〜ＩＲ１５）に接続すべき割り込み要求信号線のタ
イプ（ＩＳＡ割り込み要求信号線ＩＲＱｘ、またはＰＣ
Ｉ割り込み要求信号線ＩＮＴｘ＃）が選択される。従っ
て、検知タイプ（エッジ／レベル）が互いに異なるＩＳ
Ａ割り込み要求信号とＰＣＩ割り込み要求信号の双方を
処理できるようになり、それら割り込み要求信号に適切
な割り込みサービスを提供することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータシステム
に関し、特にＰＣＩデバテイスとＩＳＡデバイスからの
割り込み信号を制御するための割り込みサブシステムを
備えたコンピュータシステムに関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あったが、最近では、データ転送速度の高速化や、プロ
セッサに依存しないシステムアーキテクチャの構築のた
めに、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、ほとんど全てのデ
ータ転送はブロック転送を基本としており、これら各ブ
ロック転送はバースト転送を用いて実現されている。こ
れにより、例えばＰＣＩバスでは最大１３３Ｍバイト／
秒（データバスが３２ビット幅の時）のデータ転送速度
を実現できる。

【０００４】したがって、ＰＣＩバスを採用すると、Ｉ
／Ｏデバイス間、およびシステムメモリとＩ／Ｏデバイ
スとの間のデータ転送などを高速に行うことが可能とな
り、システム性能を高めることができる。

【０００５】

【発明が解決しようとする課題】最近では、デスクトッ
プ型のパーソナルコンピュータだけでく、ノートブック
タイプまたはデスクトップタイプなどのポータブルパー
ソナルコンピュータにおいても、ＰＣＩバスの採用が検
討され始めている。

【０００６】デスクトップ型のパーソナルコンピュータ
においては、ＰＣＩ拡張カードやＩＳＡ拡張カードとい
った機能拡張のためのオプションカードはシステムボー
ド上の拡張スロットに直接装着して使用される。この場
合、ＩＳＡ拡張カードが接続される各ＩＳＡ拡張スロッ
トについては、複数の割り込みレベルに対応する複数の
割り込み要求信号線が定義されている。このため、各Ｉ
ＳＡ拡張カードは、そのカードに対応する特定の割り込
みレベルに対応する割り込み要求信号線を利用すること
により、システムボード上の割り込みコントローラに割
り込み要求を通知することができる。

【０００７】しかし、システムボード上のＰＣＩデバイ
スおよびＰＣＩ拡張カードが使用する割り込み要求信号
線（ＩＮＴＡ＃，ＩＮＴＢ＃，ＩＮＴＣ＃，ＩＮＴＤ
＃）と、ＩＳＡデバイスおよびＩＳＡ拡張カードが使用
する割り込み要求信号線（ＩＲＱ０〜ＩＲＱ１５）とで
は、その割り込み要求信号の検知タイプや、極性が互い
に異なっている。すなわち、ＩＮＴＡ＃〜ＩＮＴＤ＃
は、レベル検知型で、且つ“Ｌ”アクティブの信号であ
るのに対し、ＩＲＱ０〜ＩＲＱ１５はエッジ検知型で、
且つ“Ｈ”アクティブの信号である。

【０００８】このため、ＰＣＩバスを採用したシステム
では、互いに異なる特徴を持つ２種類の割り込み要求信
号を扱う必要があり、ＩＳＡシステムで標準となってい
る８２Ｃ５９互換の割り込みコントローラをそのままで
はＰＣＩシステムに採用することはできない。

【０００９】また、ポータブルパーソナルコンピュータ
においては、ＩＳＡ拡張カードからの割り込み信号を処
理するために次のような問題がある。すなわち、ポータ
ブルパーソナルコンピュータにおいては、ＰＣＩ拡張カ
ードやＩＳＡ拡張カードなどのオプションカードは、ド
ッキングステーションと称される拡張ユニットを介して
装着される。この場合、ポータブルパーソナルコンピュ
ータからドッキングステーションに導出される信号線数
はできるだけ少なくすることが要求されている。なぜな
ら、ドッキングステーションに導出される信号線数が増
えると、システムボード上に搭載されたドッキングステ
ーションとのインタフェースのためのＬＳＩのピン数の
増加や、ポータブルパーソナルコンピュータとドッキン
グステーションとを接続するコネクタのピン数の増加な
どが引き起こされ、ポータブルパーソナルコンピュータ
のコストアップ、システム実装効率の低下といった不具
合が生じるからである。

【００１０】このため、複数の割り込み要求信号線（Ｉ
ＲＱ０〜ＩＲＱ１５）をドッキングステーションに導出
することは望ましくない。しかし、これら割り込み要求
信号線をドッキングステーションに導出しないと、ＩＳ
Ａ拡張カードなどのオプションカードがＣＰＵの割り込
みサービスを受けることはできない。

【００１１】そこで、最近では、複数の割り込み要求信
号線を利用せずに、ドッキングステーションに装着され
るＩＳＡ拡張カードからシステムボード上の割り込みコ
ントローラに割り込み要求信号を通知するためのプロト
コルが検討されている。

【００１２】このプロトコルとしては、１本の専用のシ
リアルデータ線を利用して、複数の割り込み要求をシリ
アルに転送する方式が考えられる。このように複数の割
り込みレベルをシリアル化して転送するというシリアル
割り込みプロトコルを採用した場合には、ドッキングス
テーションにはＰＣＩバスに相当する信号線とシリアル
転送のためのデータ線だけを導出し、そのドッキングス
テーション内にＰＣＩ−ＩＳＡブリッジを設けるだけ
で、ＰＣＩ拡張カードとＩＳＡ拡張カードの双方を使用
することが可能となる。

【００１３】ところが、このようなシリアル割り込みプ
ロトコルを採用すると、前述したＩＲＱ０〜ＩＲＱ１
５、ＩＮＴＡ＃〜ＩＮＴＤ＃の２種類の割り込み要求だ
けでなく、シリアル割り込みについても扱えるように割
り込みコントローラを改良することが必要となる。

【００１４】この発明はこのような点に鑑みてなされた
もので、複数種の割り込み要求信号を処理するできるよ
うにし、それら割り込み要求信号に適切な割り込みサー
ビスを提供することができるコンピュータシステムを提
供することを目的とする。

【００１５】

【課題を解決するための手段および作用】この発明によ
るコンピュータシステムは、ホストプロセッサにサービ
スを要求するデバイスそれぞれからの割り込み要求信号
を受信するための複数の割り込み入力（ＩＲ０〜ＩＲ１
５）を有し、それら割り込み入力毎に規定された割り込
み優先レベルに従って、ホストプロセッサに通知する割
り込み要求信号を決定する割り込みコントローラと、プ
ログラム可能に構成され、ＰＣＩバス上に定義された複
数のＰＣＩ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮＴＤ
＃）それぞれに割り当てるべきを割り込み優先レベルを
示す割り込みレベル情報がセットされる第１レジスタ
と、ＩＳＡバス上に定義された複数のＩＳＡ割り込み要
求信号線（ＩＲＱ０〜ＩＲＱ１５）、および前記ＰＣＩ
割り込み要求信号線（ＩＮＴＡ＃〜ＩＮＴＤ＃）がそれ
ぞれ入力される第１および第２の入力を有し、前記第１
レジスタの割り込みレベル情報に従って、前記ＩＳＡ割
り込み要求信号線（ＩＲＱ０〜ＩＲＱ１５）および前記
ＰＣＩ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮＴＤ＃）
を選択的に前記割り込みコントローラの割り込み入力
（ＩＲ０〜ＩＲ１５）に接続するＩＳＡ／ＰＣＩ選択回
路と、プログラム可能に構成され、前記割り込みコント
ローラの割り込み入力（ＩＲ０〜ＩＲ１５）毎にエッジ
検知とレベル検知のどちらの検知タイプを使用するかを
指定するエッジ／レベル選択情報がセットされる第２レ
ジスタとを具備し、前記割り込みコントローラは、前記
エッジ／レベル選択情報に従って、割り込み入力毎に検
知タイプを切り替えできるように構成されていることを
特徴とする。

【００１６】このコンピュータシステムにおいては、割
り込みコントローラは割り込み入力毎にエッジ検知とレ
ベル検知の検知タイプを切り替え可能に構成されてお
り、各割り込み入力における検知タイプはレジスタに書
き込まれるエッジ／レベル選択情報によって決定され
る。また、ＩＳＡ／ＰＣＩ選択回路によって割り込みコ
ントローラの各割り込み入力（ＩＲ０〜ＩＲ１５）に接
続すべき割り込み要求信号線のタイプ（ＩＳＡ割り込み
要求信号線、またはＰＣＩ割り込み要求信号線）が選択
される。従って、検知タイプ（エッジ／レベル）が互い
に異なるＩＳＡ割り込み要求信号とＰＣＩ割り込み要求
信号の双方を処理できるようになり、それら割り込み要
求信号に適切な割り込みサービスを提供することが可能
となる。

【００１７】また、この発明のコンピュータシステム
は、前述の構成に加え、コンピュータシステムに接続可
能な拡張デバイスのために配設された１本のシリアル転
送線と、前記拡張デバイスから発生される割り込み要求
信号の割り込みレベルを示すデータを、前記シリアル転
送線を介して前記割り込みコントローラにシリアル転送
する手段と、前記シリアル転送線を介してシリアル転送
されたデータを受信し、その割り込みレベルに従って複
数のシリアル割り込み要求信号線（ＳＩＲＱ３〜ＳＩＲ
Ｑ１５）の１つに割り込み信号を出力するシリアル／パ
ラレル変換回路と、プログラム可能に構成され、前記割
り込みコントローラの割り込み入力（ＩＲ０〜ＩＲ１
５）毎に前記複数のシリアル割り込み要求信号線（ＳＩ
ＲＱ３〜ＳＩＲＱ１５）と前記ＩＳＡバス上に定義され
た複数のＩＳＡ割り込み要求信号線（ＩＲＱ０〜ＩＲＱ
１５）のどちらを接続するかを示す選択情報がセットさ
れる第３レジスタと、前記ＩＳＡ／ＰＣＩ選択回路の第
１入力ポートの前段に設けられ、前記第３レジスタの選
択情報に従って、前記複数のシリアル割り込み要求信号
線（ＳＩＲＱ３〜ＳＩＲＱ１５）と前記ＩＳＡバス上に
定義された複数のＩＳＡ割り込み要求信号線（ＩＲＱ０
〜ＩＲＱ１５）とを選択的に前記ＩＳＡ／ＰＣＩ選択回
路の第１入力ポートに供給するシリアル／ＩＳＡ選択回
路とを具備することを特徴とする。

【００１８】このコンピュータシステムにおいては、シ
リアル転送された割り込み要求はシリアル／パラレル変
換回路によって割り込みレベルの数だけパラレルに分解
される。このシリアル／パラレル変換回路の出力は、Ｉ
ＳＡ／ＰＣＩ選択回路の第１入力ポートの前段に設けら
れたシリアル／ＩＳＡ選択回路に送られ、そこでＩＳＡ
割り込み要求信号線（ＩＲＱ０〜ＩＲＱ１５）との選択
処理が行われる。

【００１９】従って、検知タイプが異なる２種類の割り
込み要求信号だけでなく、シリアルプロトコルを採用し
たタイプの割り込み要求信号についても扱う事ができる
ようになり、ポータブルコンピュータに適した割り込み
サブシステムが実現される。

【００２０】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムの構成が示されている。このコンピュー
タシステムは、ノートブックタイプまたはラップトップ
タイプのポータブルパーソナルコンピュータであり、そ
のシステムボード上には３種類のバス、つまりプロセッ
サバス１、内部ＰＣＩバス２、および内部ＩＳＡバス３
が配設されており、また、このポータブルパーソナルコ
ンピュータ本体のＤＳコネクタに接続可能なドッキング
ステーション内には、外部ＰＣＩバス４と外部ＩＳＡバ
ス５が配設されている。

【００２１】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７などが設けられている。また、ドッキングステーシ
ョン内には、ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０、
ＰＣＩ拡張カードを装着できるＰＣＩ拡張スロット４
１，４２、ＩＳＡ拡張カードを装着できるＩＳＡ拡張ス
ロット５１，５２が設けられている。

【００２２】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００２３】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のシンクロナスＤＲＡＭによっ
て構成されている。このシステムメモリ１３は、３２ビ
ット幅または６４ビット幅のデータバスを有する専用の
メモリバスを介してホスト−ＰＣＩブリッジ装置１２に
接続されている。メモリバスのデータバスとしてはプロ
セッサバス１のデータバスを利用することもできる。こ
の場合、メモリバスは、アドレスバスと各種メモリ制御
信号線とから構成される。

【００２４】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、内部ＰＣＩバス２のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、プロセッサバス１と内部ＰＣＩバス２との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ１
３のアクセス制御する機能などを有している。

【００２５】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。内部ＰＣＩ
バス２は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。

【００２６】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、各データフェー
ズでは８ビット、１６ビット、２４ビットまたは３２ビ
ットのデータが出力される。

【００２７】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。このＰＣＩマスターデバイス１４として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。

【００２８】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩであり、ＰＣＩバス２のバスマスタである。
内部ＩＳＡバス３には、ＢＩＯＳ ＲＯＭ３１、リアル
タイムクロック（ＲＴＣ）３２、キーボードコントロー
ラ（ＫＢＣ）３３、ＨＤＤ３４、Ｉ／Ｏポートコントロ
ーラ３５などが接続されている。

【００２９】内部ＰＣＩ−ＩＳＡブリッジ装置１５に
は、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＰＣＩイン
タフェース（ＰＣＩ Ｉ／Ｆ）１５２、内部デコーダ１
５３、ＩＳＡコントローラ（ＩＳＡＣ）１５４、割り込
みコントローラ（ＰＩＣ）１５５、ＤＭＡコントローラ
（ＤＭＡＣ）１５６、システムタイマ（ＰＩＴ）１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群（ＣＯＮＦＩＧ．ＲＥＧ）１５９などが内蔵
されている。

【００３０】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタ間でＰ
ＣＩバス２の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる内部ＰＣ
Ｉバス２上の信号線（バスリクエスト信号ＲＥＱ＃線、
グラント信号ＧＮＴ＃線）が用いられる。

【００３１】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知するバスアクセス許可信号であ
る。

【００３２】ＰＣＩインタフェース１５２は、内部ＰＣ
Ｉバス１５２との間でアドレス、データ、コマンド、Ｐ
ＣＩ割り込み要求信号、および各種ステータス信号の授
受を行なう。ＰＣＩバス２上には４つの割り込み要求信
号線（ＩＮＴＡ＃，ＩＮＴＢ＃，ＩＮＴＣ＃，ＩＮＴＤ
＃）が定義されており、それら各割り込み要求信号線は
ＰＣＩデバイスによって共有される。

【００３３】すなわち、単一機能の各ＰＣＩデバイスは
ＰＣＩ割り込み要求信号線（ＩＮＴＡ＃）を利用してＣ
ＰＵ１１に対してサービスを要求し、また複数の機能を
持つＰＣＩデバイスの各々は４つのＰＣＩ割り込み要求
信号線（ＩＮＴＡ＃，ＩＮＴＢ＃，ＩＮＴＣ＃，ＩＮＴ
Ｄ＃）の中の任意の割り込み要求信号線を利用してＣＰ
Ｕ１１にサービスを要求する。これら４つのＰＣＩ割り
込み要求信号（ＩＮＴＡ＃，ＩＮＴＢ＃，ＩＮＴＣ＃，
ＩＮＴＤ＃）は、それぞれレベル検知型で、“Ｌ”アク
ティブの信号である。ＰＣＩ割り込み要求信号（ＩＮＴ
Ａ＃，ＩＮＴＢ＃，ＩＮＴＣ＃，ＩＮＴＤ＃）は、Ｐ−
ＩＮＴとして図示されているように、ＰＣＩインタフェ
ース１５２を介して割り込みコントローラ１５５に送ら
れる。

【００３４】内部デコーダ１５３は、ＰＣＩ−ＩＳＡブ
リッジ１５内蔵のＩＳＡデバイス（割り込みコントロー
ラ１５５、ＤＭＡコントローラ１５６、システムタイマ
１５７、ＳＭＩ発生ロジック１５８）、およびコンフィ
グレーションレジスタ群１５９、並びに内部ＩＳＡバス
３上のＩＳＡテバイス（ＢＩＯＳ ＲＯＭ３１、リアル
タイムクロック３２、キーボードコントローラ３３、Ｈ
ＤＤ３４、Ｉ／Ｏポートコントローラ３５など）それぞ
れを選択するためのアドレスデコードを行なう。内部デ
コーダ１５３によってデコードされるのは、ＰＣＩバス
２上に出力されるＩ／Ｏアドレス、メモリアドレス、コ
ンフィグレーションアドレスである。

【００３５】ＩＳＡコントローラ１５４は、内部ＩＳＡ
バス３上のメモリおよびＩ／ＯをアクセスするためのＩ
ＳＡバスサイクルを実行する。コンフィグレーションレ
ジスタ群１５９は、コンフィグレーションサイクルでリ
ード／ライト可能なレジスタ群であり、ここにはブリッ
ジ１５内の各デバイスの動作を制御するための制御デー
タなどがセットされる。

【００３６】割り込みコントローラ１５５は、８２Ｃ５
９相当の割り込み処理機能を持つプログラマブル割り込
みコントローラ（ＰＩＣ）であり、複数の割り込み入力
（ＩＲ０〜ＩＲ１５）を有しており、それら割り込み入
力毎に割り込み優先レベルが規定される。割り込みコン
トローラ１５５は、割り込み入力に入力されたシステム
内または拡張カードから割り込み要求信号の中で最優先
度の割り込み要求信号を決定し、それをＩＮＴＲによっ
てＣＰＵ１１に通知する。この割り込みコントローラ１
５５の周辺には次の３種類の割り込み要求信号を処理す
るためのハードウェアロジックが設けられている。

【００３７】Ｐ−ＩＮＴ： ＰＣＩデバイスからの割り
込み要求信号（ＩＮＴＡ＃〜ＩＮＴＤ＃） Ｃ−ＩＮＴ： 内部ＩＳＡバス上またはブリッジ１５内
のＩＳＡデバイスからの割り込み要求信号（ＩＲＱ０〜
ＩＲＱ１５） Ｓ−ＩＮＴ： 拡張ＩＳＡカードまたはＰＣカードなど
からのシリアル割り込み要求信号 ＰＣＩデバイスからの割り込み要求信号ＩＮＴＡ＃〜Ｉ
ＮＴＤ＃は、前述したように、レベル検知型で、“Ｌ”
アクティブの信号である。各ＰＣＩデバイスは、ＣＰＵ
１１に割り込みサービスを要求する時、対応するＰＣＩ
割り込み要求信号（ＩＮＴＡ＃〜ＩＮＴＤ＃）を“Ｌ”
にする。

【００３８】ＩＳＡデバイスからの割り込み要求信号Ｉ
ＲＱ０〜ＩＲＱ１５は、エッジ検知型で、“Ｈ”アクテ
ィブの信号である。すなわち、各ＩＳＡデバイスは、Ｃ
ＰＵ１１に割り込みサービスを要求する時、対応するＩ
ＳＡ割り込み要求信号（ＩＲＱ０〜ＩＲＱ１５）を
“Ｌ”から“Ｈ”に立ち上げる。この立上がりエッジを
検知することにより、割り込みコントローラ１５５は割
り込み要求信号の発生を認識する。

【００３９】シリアル割り込み要求信号は、前述のシリ
アルプロトコルによってドッキングステーション内のＤ
Ｓ／ＰＣＩ／ＩＳＡブリッジ２０またはカードコントロ
ーラ１７からシリアル転送される割り込み要求信号であ
る。このシリアル割り込み要求信号の転送には、専用の
シリアル転送ライン６が使用される。シリアル転送ライ
ン６は、１本のデータ線と、１本のシリアルクロック線
とから構成される。

【００４０】また、割り込みコントローラ１５５は、エ
ッジ／レベルのどちらのタイプの割り込み要求信号にも
応答できるように、割り込み入力毎に信号検知タイプを
切り替えできるように構成されている。

【００４１】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ドッキングステーションに導出されるＰ
ＣＩバス相当のドッキングバスとを繋ぐブリッジＬＳＩ
である。ＰＣカードコントローラ１７は、ＰＣＩバスマ
スタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕様の
カードスロット６１，６２に装着されるＰＣカードを制
御する。このＰＣカードコントローラ１７によって制御
されるＰＣカードからのＩＲＱｘは、シリアル転送線６
を利用したシリアル転送によって割り込みコントローラ
１５５に送信される。

【００４２】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス（ＰＣＩ
バス相当）と外部ＰＣＩバス４および外部ＩＳＡバス５
とを繋ぐブリッジＬＳＩである。このＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置２０は、ＰＣカードコントローラ１７
などと同じくＰＣＩバスマスタの１つであり、且つシリ
アル割り込みのための機能をサポートしている。る。

【００４３】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、ローカルバスアー
ビタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔｅｒ）
２０３、および外部ＩＳＡシリアル割り込み発生回路
（ＥＩＳＩ；Ｅｘｔｅｒｎａｌ ＩＳＡ Ｓ−ＩＮＴ）
２０４が設けられている。

【００４４】ＥＰＢＢ２０１は、内部ＰＣＩバス２上で
発生されるメモリサイクルおよびＩ／ＯサイクルをＰＣ
Ｉ−ＤＳブリッジ１６を経由して受け取り、それを外部
ＰＣＩバス４上へ伝える。また、外部ＰＣＩバス４上の
拡張スロット４１または４２に装着されたＰＣＩ拡張カ
ードにバス使用権が与えられた場合は、ＥＰＢＢ２０１
は、外部ＰＣＩバス４上のバストランザクションをドッ
キングバス上に発生させる。

【００４５】ＥＩＢＢ２０２は、内部ＰＣＩバス２上に
発生されるメモリサイクルおよびＩ／ＯサイクルをＰＣ
Ｉ−ＤＳブリッジ１６を経由して受け取り、それをプロ
トコル変換して外部ＩＳＡバス５上へ伝える。また、外
部ＩＳＡバス５上の拡張スロット５１または５２に装着
された拡張ＩＳＡマスタカードにバス使用権が与えられ
た場合は、ＥＩＢＢ２０２は、外部ＩＳＡバス５上のバ
ストランザクションをドッキングバス上に発生させる。

【００４６】ＬＢＡ２０３は、外部ＰＣＩバス４上のＰ
ＣＩ拡張カードからのバス使用要求と、外部ＩＳＡバス
５上のＩＳＡ拡張カードからのバス使用要求とを調停す
る。ＥＩＳＩ２０４は、外部ＩＳＡバス５上のＩＳＡ拡
張カードからの割り込み要求信号ＩＲＱｘをシリアル転
送線６を利用したシリアル転送によって、ＰＣＩ−ＤＳ
ブリッジ１６経由で割り込みコントローラ１５５に伝え
る。シリアル転送によるＩＲＱｘの送信タイミングを図
２に示す。

【００４７】図２に示されているように、ＥＩＳＩ２０
４は、シリアルクロックに同期してまずスタートビット
（Ｓ）を送信し、それに後続する１６クロックフレーム
を利用して、外部ＩＳＡバス５上で発生した割り込み要
求信号の割り込みレベルを送信する。各クロックフレー
ムは、“Ｌ”で割り込み要求ありを意味し、“Ｈ”で要
求なしを意味する。図２の例では、割り込みレベル３の
割り込み要求ＩＲＱ３が外部ＩＳＡ拡張カードから発生
された場合を示している。また、この時、もし他の外部
ＩＳＡ拡張カードによって割り込みレベル４の割り込み
要求ＩＲＱ４が発生されたならば、クロックフレーム４
と５が共に“Ｌ”となる。

【００４８】次に、図３を参照して、３種類の割り込み
要求（Ｐ−ＩＮＴ、Ｃ−ＩＮＴ、Ｓ−ＩＮＴ）を割り込
みコントローラ１５に処理させるためにブリッジ１５内
に設けられたＰＩＣ周辺ハードウェアについて説明す
る。

【００４９】このＰＩＣ周辺ハードウェアは、図示のよ
うに、Ｓ−ＩＮＴインタフェース３０１、Ｃ−ＩＮＴイ
ンタフェース３０２、Ｐ−ＩＮＴインタフェース３０
３、シリアル／パラレル変換回路３０４、シリアル／Ｉ
ＳＡ割り込み選択回路３０５、ＩＳＡ／ＰＣＩ割り込み
選択回路３０６、極性切り替え回路３０７、シリアル／
ＩＳＡ選択レジスタ３０８、ＩＳＡ／ＰＣＩ選択レジス
タ３０９、極性反転レジスタ３１０、およびレベル／エ
ッジ選択レジスタ３１１から構成されている。

【００５０】このＰＩＣ周辺ハードウェアにおいては、
シリアル割り込み要求信号Ｓ−ＩＮＴは、Ｓ−ＩＮＴイ
ンタフェース３０１によって受信されてシリアル／パラ
レル変換回路３０４に送られ、そこで割り込みレベルに
相当する複数の割り込み要求信号ＳＩＲＱに分解され
る。

【００５１】ＩＳＡ割り込み要求信号ＩＲＱ０〜ＩＲＱ
１５のうち、ＩＲＱ０，ＩＲＱ１，ＩＲＱ８，ＩＲＱ１
３は内部ＩＳＡデバイスに固定的に割り当てられてお
り、またＩＲＱ２は割り込みコントローラ１５５のカス
ケード接続のために使用される。このため、実際にシリ
アル割り込みで使用できる割り込みレベルは、レベル
０，１，２，８，１３を除く、残りの１１個の割り込み
レベルである。従って、シリアル割り込み要求信号Ｓ−
ＩＮＴはシリアル／パラレル変換回路３０４によって１
１本のシリアル割り込み要求信号線ＳＩＲＱに分解され
ることになる。これら１１本のシリアル割り込み要求信
号線ＳＩＲＱは、シリアル／ＩＳＡ割り込み選択回路３
０５に送られる。

【００５２】シリアル／ＩＳＡ割り込み選択回路３０５
は、シリアル／ＩＳＡ選択レジスタ３０８に書き込まれ
た選択情報な従って、割り込みレベル毎に、シリアル割
り込み要求信号線ＳＩＲＱと、Ｃ−ＩＮＴインタフェー
ス３０２から受け取った内部ＩＳＡデバイスからの割り
込み要求信号線（ここでは、ＩＩＲＱ０〜１５と称する
ことにする）とを選択する。

【００５３】このシリアル／ＩＳＡ割り込み選択回路３
０５の具体的な構成とシリアル／ＩＳＡ選択レジスタ３
０８に書き込まれる選択情報のデータ構造を図４に示
す。シリアル／ＩＳＡ選択レジスタ３０８は、ＣＰＵ１
１によってプログラム可能な１６ビットのコンフィグレ
ーションレジスタであり、ここには割り込みレベル０〜
１５のそれぞれについて、シリアル割り込み要求信号線
ＳＩＲＱと内部ＩＳＡ割り込み要求信号線ＩＩＲＱのど
ちらを選択するかを示す選択データがセットされる。こ
の場合、データ“１”はシリアル割り込みの選択を示
し、データ“０”は内部ＩＳＡ割り込みの選択を示す。
但し、前述したように割り込みレベル０，１，２，８，
１３についてはシリアル割り込みでは使用できないた
め、それらレベルに対応するビットはデータ“０”に固
定される。

【００５４】シリアル／ＩＳＡ割り込み選択回路３０５
には、１１本のシリアル割り込み要求信号線ＳＩＲＱ３
〜７，９〜１５と、１５本の内部ＩＳＡ割り込み要求信
号線ＩＩＲＱ０，１，３〜１５とが入力される。シリア
ル割り込みで使用できない割り込みレベル０，１，８，
１３に対応する内部ＩＳＡ割り込み要求信号線ＩＩＲＱ
０，１，８，１３についてはそのままスルーしてＩＲＱ
０，１，２，８，１３として出力される。残りの１１個
の割り込みレベル３〜７，９〜１２，１４，１５につい
ては、それら割り込みレベルにそれぞれ対応して設けら
れた１１個のセレクタ４０１によってシリアル割り込み
と内部ＩＳＡ割り込みとの選択処理がそれぞれ対応する
選択データに従って実行される。

【００５５】このシリアル／ＩＳＡ割り込み選択回路３
０５から出力される１５本の割り込み要求信号線ＩＲＱ
０，１，３〜１５は、図３に示されているように、ＩＳ
Ａ／ＰＣＩ割り込み選択回路３０６の第１入力ポートに
送られる。

【００５６】このＩＳＡ／ＰＣＩ割り込み選択回路３０
６の第２入力ポートには、Ｐ−ＩＮＴインタフェース３
０３から受け取ったＰＣＩデバイスからのＰＣＩ割り込
み要求信号線ＩＮＴＡ＃〜ＩＮＴＤ＃が入力される。

【００５７】ＩＳＡ／ＰＣＩ割り込み選択回路３０６
は、ＩＳＡ／ＰＣＩ選択レジスタ３０９にセットされて
いる接続先レベル情報に従って、シリアル／ＩＳＡ割り
込み選択回路３０５から出力とＰＣＩ割り込み要求信号
線とを選択的に出力する。このＩＳＡ／ＰＣＩ割り込み
選択回路３０６の具体的な構成を図５に、ＩＳＡ／ＰＣ
Ｉ選択レジスタ３０９に書き込まれる接続先レベル情報
のデータ構造を図６に示す。

【００５８】まず、ＩＳＡ／ＰＣＩ選択レジスタ３０９
に書き込まれる接続先レベル情報について説明する。図
６に示されているように、ＩＳＡ／ＰＣＩ選択レジスタ
３０９は、ＣＰＵ１１によってプログラム可能な１６ビ
ット×２個のコンフィグレーションレジスタから構成さ
れており、ここには、それぞれ４ビットデータから構成
される接続先レベル情報ＩＲＡ３−０、ＩＲＢ３−０、
ＩＲＣ３−０、ＩＲＤ３−０がセットされる。

【００５９】ＩＲＡ３−０は、割り込みレベル０〜１５
の中でＩＮＴＡ＃に割り当てるべき割り込みレベルを指
定する。同様に、ＩＲＢ３−０はＩＮＴＢ＃に割り当て
るべき割り込みレベル、ＩＲＣ３−０はＩＮＴＣ＃に割
り当てるべき割り込みレベル、ＩＲＤ３−０はＩＮＴＤ
＃に割り当てるべき割り込みレベルを指定する。

【００６０】さらに、ＩＳＡ／ＰＣＩ選択レジスタ３０
９には、４つのイネーブルビットＥＮＡ〜ＥＮＤがセッ
トされる。ＥＮＡ〜ＥＮＤは、それぞれＩＮＴＡ＃〜Ｉ
ＮＴＡ＃の接続先の有無、すなわちそれらＩＮＴＡ＃〜
ＩＮＴＡ＃を使用するか否かを指示する。“１”は使用
することを示し、“０”は使用しないことを示す。

【００６１】次に、図５を参照して、ＩＳＡ／ＰＣＩ割
り込み選択回路３０６の具体的な構成を説明する。ＩＳ
Ａ／ＰＣＩ割り込み選択回路３０６には、ＩＲＡ３−０
〜ＩＲＤ３−０に従って、ＩＮＴＡ＃〜ＩＮＴＤ＃に割
り当てる割り込みレベルをそれぞれ決定する４個の割り
込みレベルデコーダ５０１〜５０４が設けられている。
これらデコーダ５０１〜５０４のデコード動作は、ＥＮ
Ａ〜ＥＮＤによってそれぞれイネーブ／ディスエーブル
される。また、ＩＳＡ／ＰＣＩ割り込み選択回路３０６
には、割り込みコントローラ１５５の割り込み入力（Ｉ
Ｒ０〜ＩＲ１５）にそれぞれ対応する１６個のＰＣＩ／
ＩＳＡセレクタ８００〜８１５が設けられている。これ
らＰＣＩ／ＩＳＡセレクタ８００〜８１５は、それぞれ
ＰＣＩ割り込み要求信号線とＩＳＡ割り込み要求信号線
とを選択し、それを対応する割り込み入力に接続する。
ＩＮＴＡ＃〜ＩＮＴＤ＃とＰＣＩ／ＩＳＡセレクタ８０
０〜８１５との接続関係は、割り込みレベルデコーダ５
０１〜５０４のデコード結果に基づて動作する各種ゲー
ト回路によって決定される。

【００６２】すなわち、デコーダ５０１は、ＩＮＴＡ＃
に割り当てる割り込みレベルを示す接続先レベル情報Ｉ
ＲＡ３−０に従って、ＩＮＴＡ＃の接続先割り込み入力
を決定し、１６本のデコーダ出力信号線ＤＡ０〜ＤＡ１
５の１つを“Ｌ”にする。これらデコーダ出力信号線Ｄ
Ａ０〜ＤＡ１５は、第１入力にＩＮＴＡ＃が共通に接続
されている１６個のＡＮＤ回路６０１の第２入力にそれ
ぞれ接続されている。これら１６個のＡＮＤ回路６０１
からの出力Ａ０〜Ａ１５は、１６個の４入力ＯＲ回路７
００〜７１５の第１入力にそれぞれ対応して接続されて
いる。

【００６３】これらＯＲ回路７００〜７１５の出力は、
１６個の割り込みレベルにそれぞれ対応して設けられた
ＰＣＩ／ＩＳＡセレクタ８００〜８１５によって、シリ
アル／ＩＳＡ割り込み選択回路３０５からの出力ＩＲＱ
０〜１５とそれぞれ選択される。

【００６４】デコーダ５０２は、ＩＮＴＢ＃に割り当て
る割り込みレベルを示す接続先レベル情報ＩＲＢ３−０
に従って、ＩＮＴＢ＃の接続先割り込み入力を決定し、
１６本のデコーダ出力信号線ＤＢ０〜ＤＢ１５の１つを
“Ｌ”にする。これらデコーダ出力信号線ＤＢ０〜ＤＢ
１５は、第１入力にＩＮＴＢ＃が共通に接続されている
１６個のＡＮＤ回路６０２の第２入力にそれぞれ接続さ
れている。これら１６個のＡＮＤ回路６０２からの出力
Ｂ０〜Ｂ１５は、１６個の４入力ＯＲ回路７００〜７１
５の第２入力にそれぞれ対応して接続されている。

【００６５】デコーダ５０３は、ＩＮＴＣ＃に割り当て
る割り込みレベルを示す接続先レベル情報ＩＲＣ３−０
に従って、ＩＮＴＣ＃の接続先割り込み入力を決定し、
１６本のデコーダ出力信号線ＤＣ０〜ＤＣ１５の１つを
“Ｌ”にする。これらデコーダ出力信号線ＤＣ０〜ＤＣ
１５は、第１入力にＩＮＴＣ＃が共通に接続されている
１６個のＡＮＤ回路６０３の第２入力にそれぞれ接続さ
れている。これら１６個のＡＮＤ回路６０３からの出力
Ｃ０〜Ｃ１５は、１６個の４入力ＯＲ回路７００〜７１
５の第２入力にそれぞれ対応して接続されている。

【００６６】デコーダ５０４は、ＩＮＴＤ＃に割り当て
る割り込みレベルを示す接続先レベル情報ＩＲＤ３−０
に従って、ＩＮＴＤ＃の接続先割り込み入力を決定し、
１６本のデコーダ出力信号線ＤＤ０〜ＤＤ１５の１つを
“Ｌ”にする。これらデコーダ出力信号線ＤＤ０〜ＤＤ
１５は、第１入力にＩＮＴＤ＃が共通に接続されている
１６個のＡＮＤ回路６０４の第２入力にそれぞれ接続さ
れている。これら１６個のＡＮＤ回路６０４からの出力
Ｄ０〜Ｄ１５は、１６個の４入力ＯＲ回路７００〜７１
５の第２入力にそれぞれ対応して接続されている。

【００６７】ＰＣＩ／ＩＳＡセレクタ８００〜８１５の
選択動作は、ＯＲ回路９００〜９１５の出力によってそ
れぞれ制御される。例えば、ＰＣＩ／ＩＳＡセレクタ８
００については、デコーダ５０１〜５０４からのレベル
０の出力（ＤＡ０〜ＤＤ０）のいずれかが“Ｌ”に設定
されれば、ＰＣＩ割り込み、つまりＯＲ回路７００の出
力が選択される。

【００６８】このように構成されたＩＳＡ／ＰＣＩ割り
込み選択回路３０６においては、ＩＮＴＡ＃〜ＩＮＴＤ
＃にそれぞれ任意の割り込みレベルを割り当てることが
でき、その割り込みレベルに応じて、ＩＮＴＡ＃〜ＩＮ
ＴＤ＃を供給する割り込みコントローラ１５５の割り込
み入力ＩＲ０〜ＩＲ１５を選定できる。この場合、ＩＮ
ＴＡ＃〜ＩＮＴＤ＃に同一の割り込みレベルを重複して
設定することもできる。例えば、ＩＮＴＡ＃とＩＮＴＢ
＃が共に割り込みレベル３に設定されている場合には、
ＩＮＴＡ＃とＩＮＴＢ＃のどちらが発生されても、それ
がＩＲＱ３として出力されることになる。

【００６９】なお、内部ＩＳＡ割り込みおよびＰＣＩ割
り込みのどちらについても割り込みレベル２は使用され
ないので、実際には、図５におけるＡＮＤ回路６０１〜
６０４の各々や、セレクタなどはそれぞれ１５個ずつあ
れば良い。

【００７０】ＩＳＡ／ＰＣＩ割り込み選択回路３０６か
ら出力される割り込み要求信号ＩＲＱ０〜ＩＲＱ１５
（内部ＩＳＡ割り込み／シリアル割り込み／ＰＣＩ割り
込み）は、図３に示されているように、極性切り替え回
路３０７に送られる。

【００７１】極性切り替え回路３０７は、極性反転レジ
スタ３１０にセットされた極性切り替え情報に従って、
ＩＳＡ／ＰＣＩ割り込み選択回路３０６から出力される
割り込み要求信号ＩＲＱ０〜ＩＲＱ１５の極性切り替え
を割り込みレベル毎に制御する。極性反転レジスタ３１
０にセットされた極性切り替え情報のデータ構造を図７
に示す。

【００７２】図７に示されているように、極性反転レジ
スタ３１０は、ＣＰＵ１１によってリード／ライト可能
な１６ビットのコンフィグレーションレジスタであり、
ここには割り込みレベル０〜１５それぞれについて極性
反転の有無を示す極性切り替え情報ＰＯＬＡＲ１５−０
がセットされる。ＰＯＬＡＲ１５−０の各ビットは、
“１”で極性反転を示し、“０”で非反転を示す。

【００７３】ＰＣＩ割り込み要求信号ＩＮＴＡ＃〜ＩＮ
ＴＤ＃は“Ｌ”アクティブであり、内部ＩＳＡ割り込み
およびシリアル割り込みは“Ｈ”アクティブであり、且
つ割り込みコントローラ１５５の各入力ポートは正論理
で割り込み要求信号に応答するように構成されている。
したがって、ＩＮＴＡ＃〜ＩＮＴＤ＃に割り当てる割り
込みレベルに対応するビットをそれぞれ“１”にセット
しておくことにより、内部ＩＳＡ割り込み、シリアル割
り込み、ＰＣＩ割り込みの全てを正論理で割り込みコン
トローラ１５５の入力ポートに供給することができる。

【００７４】図３の割り込みコントローラ１５５は、割
り込みレベル０〜１５がそれぞれ割り当てられた１６個
の入力ポート（ＩＲＯ〜ＩＲ１５）を有しており、いず
れかの入力ポートに割り込み要求信号が入力された時、
ＣＰＵ１１に割り込み信号ＩＮＴＲを発生する。このＩ
ＮＴＲに応答して、ＣＰＵ１１は割り込みアクノリッジ
サイクルを実行する。この割り込みアクノリッジサイク
ルに対して、割り込みコントローラ１５５から割り込み
ベクタが読み出される。

【００７５】また、割り込みコントローラ１５５は、各
入力ポート毎に割り込み信号検知タイプをレベル／エッ
ジに切り替えることができる。この検知タイプの切り替
えは、レベル／エッジ選択レジスタ３１１にセットされ
るレベル／エッジ選択情報によって制御される。レベル
／エッジ選択レジスタ３１１にセットされるレベル／エ
ッジ選択情報のデータ構造を図８に示す。

【００７６】図８に示されているように、レベル／エッ
ジ選択レジスタ３１１は、ＣＰＵ１１によってリード／
ライト可能な１６ビットのコンフィグレーションレジス
タであり、ここには割り込みコントローラ１５５の入力
ポート毎に検知タイプ（レベル／エッジ）を指定するレ
ベル／エッジ選択情報ＬＯＲＥ１５−０がセットされ
る。レベル／エッジ選択情報ＬＯＲＥ１５−０の各ビッ
トは“１”でレベル検知を示し、“０”でエッジ検知を
示す。

【００７７】従って、図８（Ｂ）に示されているよう
に、未使用の割り込みレベル２と、内部ＩＳＡ割り込み
によって固定的に使用される割り込みレベル０，１，
８，１３に対応するビットは“０”に固定される。

【００７８】図９には、割り込みコントローラ１５５の
構成が示されている。割り込みコントローラ１５５に
は、図示のように、各入力ポートにレベル／エッジ切り
替え回路１５１ａが設けられており、これらレベル／エ
ッジ切り替え回路１５１ａによって入力割り込み信号に
対する応答動作を切り替えることができる。

【００７９】すなわち、各レベル／エッジ切り替え回路
１５１ａは、レベル検知タイプが指定された場合には、
入力割り込み信号が“Ｈ”レベルである期間はそれを有
効とし、“Ｌ”レベルになると無効にする。一方、エッ
ジ検知タイプが指定された場合には、入力割り込み信号
が“Ｈ”レベルに一旦立ち上がると、その後それが
“Ｌ”レベルに変化しても割り込みアクノリッジサイク
ルが発生されるまではそれを有効とする。

【００８０】以上のように、この実施例の割り込みサブ
システムにおいては、割り込みコントローラ１５５は入
力ポート毎にエッジ検知とレベル検知の検知タイプを切
り替え可能に構成されており、各ポートの検知タイプは
レジスタ３１１に書き込まれるエッジ／レベル選択情報
によって決定される。また、ＩＳＡ／ＰＣＩ割り込み選
択回路３０６によって割り込みコントローラ１５５の各
入力ポート（ＩＲ０〜ＩＲ１５）に接続すべき割り込み
要求信号線のタイプ（ＩＳＡ割り込み要求信号線ＩＲＱ
ｘ、またはＰＣＩ割り込み要求信号線ＩＮＴｘ＃）が選
択される。従って、検知タイプ（エッジ／レベル）が互
いに異なるＩＳＡ割り込み要求信号とＰＣＩ割り込み要
求信号の双方を処理できるようになり、それら割り込み
要求信号に適切な割り込みサービスを提供することが可
能となる。

【００８１】さらに、シリアル割り込みを利用すること
もでき、ＰＣＩシステムアーキテクチャを持つポータブ
ルコンルピュータに好適な割り込みサブシステムを実現
できる。

【００８２】

【発明の効果】以上説明したように、この発明によれ
ば、ＩＳＡ割り込みと、ＰＣＩ割り込みと、シリアル割
り込みとが混在した複数の割り込み要求信号を１個の割
り込みコントローラで処理できるようになり、特にＰＣ
Ｉシステムアーキテクチャを持つポータブルコンピュー
タに好適な割り込みサブシステムが実現できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るコンピュータシステ
ム全体の構成を示すブロック図。

【図２】同実施例のコンピュータシステムで使用される
シリアル割り込みの転送タイミングを示すタイミングチ
ャート。

【図３】図１のコンピュータシステムに設けられた割り
込みコントローラとその周辺のハードウェアの構成を示
すブロック図。

【図４】図３の周辺ハードウェア内に設けられているシ
リアル／ＩＳＡ選択回路の構成を示すブロック図。

【図５】図３の周辺ハードウェア内に設けられているＩ
ＳＡ／ＰＣＩ選択回路の構成を示すブロック図。

【図６】図３の周辺ハードウェアによって参照されるＩ
ＳＡ／ＰＣＩ選択レジスタのデータ内容を説明するため
の図。

【図７】図３の周辺ハードウェアによって参照される極
性反転レジスタのデータ内容を説明するための図。

【図８】図１のコンピュータシステムに設けられた割り
込みコントローラによって参照されるレベル／エッジ選
択レジスタのデータ内容を説明するための図。

【図９】図１のコンピュータシステムに設けられた割り
込みコントローラの構成を示すブロック図。

【符号の説明】

２…ＰＣＩバス、３…内部ＩＳＡバス、５…外部ＩＳＡ
バス、６…シリアル転送線、１１…ＣＰＵ、１５…ＰＣ
Ｉ−ＩＳＡブリッジＬＳＩ、１７…カードコントロー
ラ、１５１…ＰＣＩバスアービタ、１５５…割り込みコ
ントローラ、３０４…シリアル／パラレル変換回路、３
０５…シリアル／ＩＳＡ割り込み選択回路、３０６…Ｉ
ＳＡ／ＰＣＩ割り込み選択回路、３０７…極性選択回
路、３０８…シリアル／ＩＳＡ選択レジスタ、３０９…
ＩＳＡ／ＰＣＩ選択レジスタ、３１０…極性反転レジス
タ、３１１…レベル／エッジ選択レジスタ、５０１…割
り込みレベルデコーダ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ホストプロセッサにサービスを要求する
   デバイスそれぞれからの割り込み要求信号を受信するた
   めの複数の割り込み入力（ＩＲ０〜ＩＲ１５）を有し、
   それら割り込み入力毎に規定された割り込み優先レベル
   に従って、ホストプロセッサに通知する割り込み要求信
   号を決定する割り込みコントローラと、 プログラム可能に構成され、ＰＣＩバス上に定義された
   複数のＰＣＩ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮＴ
   Ｄ＃）それぞれに割り当てるべきを割り込み優先レベル
   を示す割り込みレベル情報がセットされる第１レジスタ
   と、 ＩＳＡバス上に定義された複数のＩＳＡ割り込み要求信
   号線（ＩＲＱ０〜ＩＲＱ１５）、および前記ＰＣＩ割り
   込み要求信号線（ＩＮＴＡ＃〜ＩＮＴＤ＃）がそれぞれ
   入力される第１および第２の入力を有し、前記第１レジ
   スタの割り込みレベル情報に従って、前記ＩＳＡ割り込
   み要求信号線（ＩＲＱ０〜ＩＲＱ１５）および前記ＰＣ
   Ｉ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮＴＤ＃）を選
   択的に前記割り込みコントローラの割り込み入力（ＩＲ
   ０〜ＩＲ１５）に接続するＩＳＡ／ＰＣＩ選択回路と、 プログラム可能に構成され、前記割り込みコントローラ
   の割り込み入力（ＩＲ０〜ＩＲ１５）毎にエッジ検知と
   レベル検知のどちらの検知タイプを使用するかを指定す
   るエッジ／レベル選択情報がセットされる第２レジスタ
   とを具備し、 前記割り込みコントローラは、前記エッジ／レベル選択
   情報に従って、割り込み入力毎に検知タイプを切り替え
   できるように構成されていることを特徴とするコンピュ
   ータシステム。
2. 【請求項２】 前記割り込みコントローラは正論理の割
   り込み要求信号に応答するように構成され、 前記ＩＳＡ割り込み要求信号および前記ＰＣＩ割り込み
   要求信号はそれぞれ正論理及び負論理の信号であり、 前記割り込みコントローラに入力される前記ＰＣＩ割り
   込み要求信号の極性を負論理から正論理に反転する極性
   判定回路をさらに具備することを特徴とする請求項１記
   載のコンピュータシステム。
3. 【請求項３】 プログラム可能に構成され、前記割り込
   みコントローラの割り込み入力（ＩＲ０〜ＩＲ１５）毎
   にそれに入力される割り込み要求信号の極性反転の有無
   を指定する極性反転情報がセットされる第３レジスタを
   さらに具備し、 前記極性判定回路は、前記ＩＳＡ／ＰＣＩ選択回路と前
   記割り込みコントローラとの間に接続され、前記極性反
   転情報に従って前記ＩＳＡ／ＰＣＩ選択回路から出力さ
   れる割り込み要求信号それぞれの極性反転を制御するこ
   とを特徴とする請求項２記載のコンピュータシステム。
4. 【請求項４】 前記ＩＳＡ／ＰＣＩ選択回路は、 前記第１レジスタの割り込みレベル情報をデコードし
   て、前記ＰＣＩ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮ
   ＴＤ＃）をそれぞれ接続すべき割り込み入力を決定する
   割り込みレベルデコーダと、 前記割り込みコントローラの割り込み入力（ＩＲ０〜Ｉ
   Ｒ１５）にそれぞれ対応して設けられ、第１入力に入力
   されるＰＣＩ割り込み要求信号線と第２入力に入力され
   るＩＳＡ割り込み要求信号線の一方を選択して、対応す
   る割り込み入力に接続する複数のセレクタと、 前記ＰＣＩ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮＴＤ
   ＃）の各々を、前記割り込みレベルデコーダによって決
   定された割り込み入力に対応したセレクタの第１入力に
   接続するゲート回路とを具備することを特徴とする請求
   項１記載のコンピュータシステム。
5. 【請求項５】 ホストプロセッサにサービスを要求する
   デバイスそれぞれからの割り込み要求信号を受信するた
   めの複数の割り込み入力（ＩＲ０〜ＩＲ１５）を有し、
   それら割り込み入力毎に規定された割り込み優先レベル
   に従って、ホストプロセッサに通知する割り込み要求信
   号を決定する割り込みコントローラと、 プログラム可能に構成され、ＰＣＩバス上に定義された
   複数のＰＣＩ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮＴ
   Ｄ＃）それぞれに割り当てるべき割り込みレベル（ＩＲ
   ０〜ＩＲ１５）を指定する割り込みレベル情報がセット
   される第１レジスタと、 ＩＳＡバス上に定義された複数のＩＳＡ割り込み要求信
   号線（ＩＲＱ０〜ＩＲＱ１５）、および前記ＰＣＩ割り
   込み要求信号線（ＩＮＴＡ＃〜ＩＮＴＤ＃）がそれぞれ
   入力される第１および第２の入力ポートを有し、前記第
   １レジスタの割り込みレベル情報に従って、それらＩＳ
   ＡおよびＰＣＩ割り込み要求信号線を選択的に前記割り
   込みコントローラの割り込み入力（ＩＲ０〜ＩＲ１５）
   に接続するＩＳＡ／ＰＣＩ選択回路と、 プログラム可能に構成され、前記割り込みコントローラ
   の割り込み入力毎にエッジ検知とレベル検知のどちらの
   検知タイプを使用するかを指定するエッジ／レベル選択
   情報がセットされる第２レジスタと、 コンピュータシステムに接続可能な拡張デバイスのため
   に配設された１本のシリアル転送線と、 前記拡張デバイスから発生される割り込み要求信号の割
   り込みレベルを示すデータを、前記シリアル転送線を介
   して前記割り込みコントローラにシリアル転送する手段
   と、 前記シリアル転送線を介してシリアル転送されたデータ
   を受信し、その割り込みレベルに従って複数のシリアル
   割り込み要求信号線（ＳＩＲＱ３〜ＳＩＲＱ１５）の１
   つに割り込み信号を出力するシリアル／パラレル変換回
   路と、 プログラム可能に構成され、前記割り込みコントローラ
   の割り込み入力（ＩＲ０〜ＩＲ１５）毎に前記複数のシ
   リアル割り込み要求信号線（ＳＩＲＱ３〜ＳＩＲＱ１
   ５）と前記ＩＳＡバス上に定義された複数のＩＳＡ割り
   込み要求信号線（ＩＲＱ０〜ＩＲＱ１５）のどちらを接
   続するかを示す選択情報がセットされる第３レジスタ
   と、 前記ＩＳＡ／ＰＣＩ選択回路の第１入力ポートの前段に
   設けられ、前記第３レジスタの選択情報に従って、前記
   複数のシリアル割り込み要求信号線（ＳＩＲＱ３〜ＳＩ
   ＲＱ１５）と前記ＩＳＡバス上に定義された複数のＩＳ
   Ａ割り込み要求信号線（ＩＲＱ０〜ＩＲＱ１５）とを選
   択的に前記ＩＳＡ／ＰＣＩ選択回路の第１入力ポートに
   供給するシリアル／ＩＳＡ選択回路とを具備し、 前記割り込みコントローラは、前記エッジ／レベル選択
   情報に従って、前記割り込み入力毎に検知タイプを切り
   替えできるように構成されていることを特徴とするコン
   ピュータシステム。
6. 【請求項６】 前記割り込みコントローラは正論理の割
   り込み要求信号に応答するように構成され、 前記ＩＳＡ割り込み要求信号および前記ＰＣＩ割り込み
   要求信号はそれぞれ正論理及び負論理の信号であり、 前記割り込みコントローラに入力される前記ＰＣＩ割り
   込み要求信号の極性を負論理から正論理に反転する極性
   判定回路をさらに具備することを特徴とする請求項５記
   載のコンピュータシステム。
7. 【請求項７】 プログラム可能に構成され、前記割り込
   みコントローラの割り込み入力（ＩＲ０〜ＩＲ１５）毎
   にそれに入力される割り込み要求信号の極性反転の有無
   を指定する極性反転情報がセットされる第３レジスタを
   さらに具備し、 前記極性判定回路は、前記ＩＳＡ／ＰＣＩ選択回路と前
   記割り込みコントローラとの間に接続され、前記極性反
   転情報に従って前記ＩＳＡ／ＰＣＩ選択回路から出力さ
   れる割り込み要求信号それぞれの極性反転を制御するこ
   とを特徴とする請求項６記載のコンピュータシステム。
8. 【請求項８】 前記ＩＳＡ／ＰＣＩ選択回路は、 前記第１レジスタの割り込みレベル情報をデコードし
   て、前記ＰＣＩ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮ
   ＴＤ＃）をそれぞれ接続すべき割り込み入力を決定する
   割り込みレベルデコーダと、 前記割り込みコントローラの割り込み入力（ＩＲ０〜Ｉ
   Ｒ１５）にそれぞれ対応して設けられ、第１入力に入力
   されるＰＣＩ割り込み要求信号線と第２入力に入力され
   るＩＳＡ割り込み要求信号線の一方を選択して、対応す
   る割り込み入力に接続する複数のセレクタと、 前記ＰＣＩ割り込み要求信号線（ＩＮＴＡ＃〜ＩＮＴＤ
   ＃）の各々を、前記割り込みレベルデコーダによって決
   定された割り込み入力に対応したセレクタの第１入力に
   接続するゲート回路とを具備することを特徴とする請求
   項５記載のコンピュータシステム。