JPH10198629A

JPH10198629A - Ｐｃｉ−ｐｃｉ間のトランザクション通信方法及び装置

Info

Publication number: JPH10198629A
Application number: JP9355278A
Authority: JP
Inventors: Maria L Mello; マリア・エル・メロ; Aljene Caldaun; カルドウン・アルジエン
Original assignee: Compaq Computer Corp
Current assignee: Compaq Computer Corp
Priority date: 1996-12-23
Filing date: 1997-12-24
Publication date: 1998-07-31
Anticipated expiration: 2017-12-24
Also published as: US5918026A; JP4077060B2; SG65033A1

Abstract

(57)【要約】【課題】ソフトウエアに大幅な変更を行う必要なく、
ＰＣＩバス上の負荷の数を増加させる。【解決手段】一次ＰＣＩバス１１２と二次ＰＣＩバス
１１８との間に接続されたＰＣＩリピータ１１６は、一
次バス・ユニット２００、二次バス・ユニット２０２、
リード・プリフェッチ・バッファ２０８，ライト・プリ
フェッチ・バッファ２１０を含み、一次又は二次ＰＣＩ
バス上で開始されたトランザクションを他方に中継す
る。ＰＣＩリピータは更にアービタ２０６を含み、１つ
のバス・マスタのみがバスの制御を有するように制御す
る。バースト処理の間、ＰＣＩリピータは、アービタが
許可信号を予測されるバス許可装置に供給するのを停止
させ、トランザクションがＰＣＩリピータの両側におい
て完了した後に初めて、次のトランザクションを開始さ
せることができるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２系統のＰＣＩバ
ス同士をブリッジする装置および方法に関し、特にＰＣ
Ｉ−ＰＣＩ間リピータ（中継器）に関するものである。

【０００２】

【従来の技術】パーソナル・コンピュータ（ＰＣ）の性
能は、プロセッサの速度、メモリおよび入出力（Ｉ／
Ｏ）サブシステムのような、多数の要因によって左右さ
れる。１９９２年の周辺要素相互接続（ＰＣＩ：periph
eral component interconnect）手法の導入により、Ｉ
／Ｏサブシステムには高性能バスが与えられ、該バスを
介して動作することとなった。

【０００３】元来、ＰＣＩバスは、業界標準アーキテク
チャ（ＩＳＡ：industry standardarchitecture）バス
または拡張業界標準アーキテクチャ（ＥＩＳＡ：extend
ed industry standard architecture）のような既存の
拡張バスに取って代わることを意図したものではなかっ
た。しかしながら、コンピュータ業界からの圧力および
競合するバスにより、ＣＰＩバスはバス拡張の目的に利
用可能となった。このため、コンピュータ・システム
は、マザーボード上にＰＣＩ装置を実装したり、アド・
イン・ボード(add-in board)に対応することも可能とな
っている。

【０００４】ＰＣＩバスは、メザニン・バス(mezzanine
bus)またはローカル・バスと呼ばれているが、その理
由は、通常、ＰＣＩバスは非常に性能が高いプロセッサ
・バスと性能が低いＩＳＡバスまたはＥＩＳＡバスとの
間に位置するからである。一方のコンピュータ・バスを
他方のコンピュータ・バスに接続するロジックにおい
て、一方のバス上のエージェント(agent)が他方のバス
上のエージェントにアクセスできるようにするものは、
ブリッジとして知られている。ＰＣＩの世界(vernacula
r)では、エージェントとは、コンピュータ・バス上で動
作するいずれかのエンティティまたは装置のことであ
る。エージェントは、バス・マスタまたはバス・スレー
ブのいずれかとなることができる。バス・マスタ即ちイ
ニシエータ(initiator)はバス・トランザクションを開
始し、バス・スレーブ即ちターゲット(target)は、バス
・マスタによって開始されたバス・トランザクションに
応答する。多くの場合、イニシエータは一方のバス上に
あり、ターゲットは他方のバス上にある。

【０００５】ブリッジは、コンピュータ・システムのメ
モリ空間またはＩ／Ｏアドレス空間のいずれの位置にマ
ップされているＰＣＩ装置にも直接プロセッサがアクセ
ス可能な、レイテンシの低い経路を提供する。ブリッジ
の主要な機能は、一方のバスのアドレス空間を他方のバ
スのアドレス空間にマップすることである。ＰＣＩバス
は、３種類の物理アドレス空間、即ち、メモリ空間、Ｉ
／Ｏ空間、およびコンフィギュレーション空間を定義す
る。ＰＣＩバス上でのアドレス・デコーディングは分散
される。即ち、ＰＣＩバスに結合されている各装置がア
ドレス・デコーディングを行う。ＰＣＩの仕様は、２つ
の形式のアドレス・デコーディング、即ち、肯定的(pos
itive)デコーディングおよび減算的(subtractive)デコ
ーディングを定義する。肯定的デコーディングは、各Ｐ
ＣＩ装置が、当該装置が割り当てられているアドレス範
囲（群）においてアクセスを探すので高速性に優れてい
る。減算的デコーディング装置は、他に肯定的にデコー
ドするエージェントがない全てのアクセスを受け入れる
ので、減算的デコーディングを実施可能な装置は、ＰＣ
Ｉバス上で１つのみである。

【０００６】各ＰＣＩ転送は、アドレス・フェーズから
開始され、この間にアドレス／データ・バス(AD[31:0])
がアドレスを転送し、コマンド／バイト・イネーブル(C
/BE_[3:0])バスがコマンド・コードを転送する。このフ
ェーズに続いて１回以上のデータ・フェーズが行われ、
この間に同じアドレス／データ・バスがデータを転送
し、コマンド／バイト・イネーブル・バスはバイト・イ
ネーブル信号を転送する。バースト・サイクルでは、単
一のアドレス・フェーズに続いて多数のデータ・フェー
ズを行うことができる。ＰＣＩの用語では、要求元のＰ
ＣＩ装置はイニシエータとして知られており、アドレス
指定されたＰＣＩ装置はターゲットとして知られてい
る。あらゆる転送は、フレーム(FRAME_)信号のアクティ
ブ化から始まる。

【０００７】装置選択(DEVSEL#)信号がターゲットによ
って駆動されると、当該ターゲットがトランザクション
に応答していることを示す。ある装置が開始アドレスを
有する場合、その装置がアドレス／データ・ラインをデ
コードし、装置選択(DEVSEL#)信号をアサートする。DEV
SEL#は、低速タイミング、中速タイミング、または高速
タイミングで駆動することができる。低速タイミング・
パラメータ内ではDEVSEL#をアサートするエージェント
がない場合、減算的デコーディングを実行するエージェ
ントは、DEVSEL#を要求しアサートする。"#"または"_"
はアクティブ・ロー信号を意味する。ＰＣＩバス、特に
ＰＣＩアドレシングについての更なる詳細は、オレゴン
州ヒルスボローのPCI Special Interest Groupによって
発行された、PCI Local Bus Specification, Productio
n Version, Revision 2.1 （１９９５年６月１日）に示
されている。この文献は、この言及により本願にも含ま
れるものとする。

【０００８】ターゲットは、アクティブのターゲット・
レディ(TRDY_)信号によって、それが準備できているこ
とを示す。ライト・アクセス中のアクティブなTRDY_
は、ターゲットがアドレス／データ・バスからデータを
取り込み可能であることを示す。リード・アクセス中の
アクティブなTRDY_は、要求されたデータがアドレス／
データ・バス上で入手可能であることを示す。

【０００９】加えて、イニシエータも、アクティブなイ
ニシエータ・レディ(IRDY_)信号によって、準備ができ
ていることを、ＰＣＩブリッジに示さなければならな
い。ライト・アクセス中のアクティブなIRDY_信号は、
イニシエータがライト・データをアドレス／データ・バ
スに送ったことを示す。リード・アクセスでは、アクテ
ィブなIRDY_は、アドレス／データ・バスからデータを
受け入れることを示す。イニシエータは、FRAME_信号を
非アクティブ化することによって、転送を終了するかあ
るいは中断する。また、ターゲットも、停止(STOP_)信
号のアクティブ化によって、転送を停止することができ
る。

【００１０】定義にあるように、ＰＣＩバスは１０個の
負荷（ロード）に制限されている。マザーボード上に組
み込まれているＰＣＩ装置は、本質的に１つの負荷であ
り、ＰＣＩスロットは２つの負荷として見なされる。し
たがって、プロセッサ／ＰＣＩブリッジ、３つのＰＣＩ
スロット、およびＰＣＩ／ＩＳＡブリッジを備えている
コンピュータ・システムは、２つのマザーボード装置に
制限される。多くの場合、２つのマザーボード装置では
余りに少ないので、負荷の制限は１０を超えることが望
ましい。

【００１１】先に引用したＰＣＩ仕様に記載されている
負荷の数を拡張する１つ方法は、多数のＰＣＩバスを用
いることである。多数のＰＣＩバスを用いれば、１つの
ＰＣＩバスに直接接続可能な装置よりも多数の装置に対
応可能となる。多数のＰＣＩバスを組織化するには、互
いに対等とするか、あるいは階層的にする、という２種
類の方法がある。対等なバスは、プロセッサ・バス上に
多数のブリッジを必要とし、負荷配分(loading)に影響
を与える可能性がある。階層的構造は、Ｉ／Ｏパターン
がＰＣＩ装置毎となる傾向がある場合に有利である。殆
どのＩ／Ｏトラフィックがメモリに入り、そして出る場
合、対等バスは一層効果的となる。しかしながら、いず
れのバス構成にしても、ブリッジを起動時に構成し、ア
ドレスが指定範囲に該当する場合にのみ、それらの一次
バス上のアクセスに応答するようにしなければならな
い。更に、ブリッジはバスを２つの論理バスに分離する
ことにより、構成の一層の複雑化を招いている。

【００１２】各ブリッジはコンフィギュレーション空間
によってプログラム可能なアドレス・レジスタを含むの
で、これらのレジスタによって指定された範囲にアドレ
スが該当する場合にのみ、ブリッジはその一次バス上の
アクセスに応答する。その他の場合、アクセスは減算的
デコード・エージェントによって要求される。ＰＣＩの
仕様では、１組のアドレス範囲応答レジスタのみがあれ
ばよいが、多数のバスが設けられた場合、アドレスの複
雑性が高まるので、多数の組のレジスタが必要となる。
通常、アドレス範囲応答レジスタは、二次バスによって
要求されるメモリ空間の代わりに、一次バスによって使
用されないアドレスに対応するようにプログラムされて
いる。したがって、ブリッジの二次側は、アドレス応答
範囲レジスタによって指定された範囲に該当するものを
除いて、全てのメモリ・アクセスに応答する。二次バス
上で開始された全てのトランザクションの内、プログラ
ムされた範囲外のものは、一次バス上で応答される。ア
ドレス・デコーディングが適正に行われるように、ブリ
ッジのアドレス応答範囲レジスタを維持するのは、シス
テム・ソフトウエアの役割である。

【００１３】

【発明が解決しようとする課題】アドレス範囲レジスタ
の構成は、装置のホット・プラグ（電源供給状態で周辺
装置等を接続する）を行えるようにした場合、一層複雑
となる。ＰＣカードバス・カードのようなホット・プラ
グ可能な装置は、かかるホット・プラグ可能な装置の挿
入または取り外しによってアドレス範囲が変化するの
で、問題を生じる。したがって、このレベルの複雑性を
なくすと共に、十分な機能性および拡張性のために多数
のＰＣＩ負荷を同時に得られるようにすることが望まし
い。

【００１４】トランスペアレント（透過性）ブリッジ(t
ransparent bridge)は、ブリッジをソフトウエアが見え
る(visible)ようにすることによって、コンフィギュレ
ーションの問題の解決を図ってきた。しかしながら、か
かるブリッジの性能は、多くの場合、必要性を満たして
いない。最上位のＰＣＩバス速度で一次バス上で実行さ
れるサイクルは、適正なＰＣＩタイミング規則に従う場
合、二次バス上で完了するよりも３倍長い時間がかか
る。したがって、透過性ブリッジの高性能化が望まれて
いる。

【００１５】

【課題を解決するための手段】本発明のコンピュータ・
システムは、ソフトウエアに大幅な変更を行う必要な
く、ＰＣＩバス上の容量性負荷の数を増加させるＰＣＩ
ブリッジ即ちリピータを含む。このＰＣＩリピータは、
ＰＣＩバスの一次部分をＰＣＩバスの二次的部分に接続
する。これらの部分は１つの論理バスとして作用する
が、負荷割り当ての目的のためには、電気的に別々のも
のとなる。アービタが、バスに対するアクセスを制御す
る。

【００１６】一次バス上で開始され二次バス上のターゲ
ットを対象とするトランザクションを下流トランザクシ
ョン(downstream transaction)とする。また、二次バス
上で開始され一次バス上のターゲットを対象とするトラ
ンザクションを上流トランザクション(upstream transa
ction)とする。一次バス上で開始されたトランザクショ
ンは、二次バスに対して、エコーとして送られ、パスさ
れ、反映される。二次バス上で開始されたトランザクシ
ョンは、この逆となる。

【００１７】信号はＰＣＩリピータを通じて駆動(cloc
k)されるので、１つのクロック遅延が含まれる。本来の
遅延のために、これらのバスの一方は他方の前にトラン
ザクションを完了する。後に終了するバスがトランザク
ションを完了しつつある間に、先に終了するバスが別の
トランザクションを開始するのを防ぐために、アービタ
があらゆる未処理の許可を取り消し、後に終了するバス
がトランザクションを完了するまで、いずれのバス上の
いずれの装置にもバスを付与しない。この技法は、ター
ゲットがイニシエータと同じ速度でデータを移動させる
ことができない、バースト・トランザクションには、特
に効果的に作用する。

【００１８】上流トランザクションは、二次バス上にＩ
ＳＡバス・ブリッジのような減算的デコード・エージェ
ントがあるか否かを除いて、下流トランザクションと同
様に処理される。１系統のバス上に位置することができ
る減算的デコード・エージェントは１つのみであるの
で、トランザクションは、一次バスへの上流およびＩＳ
Ａバスへの下流の双方で、減算的にデコードすることは
できない。第１の代替案では、トランザクションが二次
バス上で開始された場合、ＰＣＩ−ＩＳＡ間ブリッジに
よるＩＳＡバスへのデコーディングをディスエーブルす
る。これによって、一次バスおよび二次バス上の装置間
でのみ、対等トランザクションが行われる。第２の方法
では、ＩＳＡ減算的デコーディングをイネーブルする。
トランザクションが二次バス上で開始した後、二次バス
・クロックを停止し、一次バス上のターゲットがトラン
ザクションを要求できるようにする。トランザクション
が要求されない場合、二次バスのターゲットが肯定的に
要求するため、あるいはＰＣＩ−ＩＳＡ間バス・ブリッ
ジが減算的に要求するために、トランザクションは二次
バス上での実行を終了する。したがって、ＰＣＩリピー
タ上では、上流アドレス・デコーディングが不要とな
る。

【００１９】

【発明の実施の形態】図１には、本発明の好適実施例に
よるコンピュータ・システムＣを示す。十分なプロセス
および処理能力を得るために、コンピュータＣは、カリ
フォルニア州サンタ・クララに所在するIntel Corporat
ionから入手可能なPentium Pro（トレード・マーク） P
rocessorのようなプロセッサ１００を１つ以上備えてい
る。Pentium Pro Processor１００は、一次キャッシュ
および二次キャッシュを含む。勿論、他のタイプのプロ
セッサも使用可能であり、その場合も変更は最小で済
む。プロセッサ１００は、プロセッサ・バス１０２と呼
ばれるPentium Pro ホスト・バスに接続されている。プ
ロセッサ・バス１０２は、Pentium Pro の仕様書に概略
的に規定されているような、ガンニング・トランシーバ
・ロジック（ＧＴＬ：gunning transceiver logic）を
利用した、高性能バスである。

【００２０】プロセッサ１００に加えて、プロセッサ・
バス１０２は、Intel 82452GXのようなデータ経路ユニ
ット（ＤＰ：data path）１０４、およびIntel 82453GX
のようなメモリ・コントローラ（ＭＣ：memory control
ler）１０６に接続されている。これらは、全体とし
て、メモリ・ユニット１０８のためのメモリ制御サブシ
ステムを形成し、更に、Intel 82451KX（図示せず）の
ような、いくつかのメモリ・インターフェース素子に接
続する。データ経路ユニット１０４、メモリ・コントロ
ーラ１０６、およびメモリ・インターフェース素子は、
全体として、メモリ・ユニット１０８のためのメモリ制
御サブシステムを形成する。メモリ・ユニット１０８
は、７２ピン拡張データ出力（ＥＤＯ：extended data
output)ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ：dynamic random access memory）モジュー
ルのような、メモリ・モジュールを受け入れるためのス
ロットをいくつか含んでいる。メモリ・コントローラ１
０６は、アドレス、制御、およびタイミングをメモリ・
ユニット１０８に与え、一方データ経路ユニット１０４
は、プロセッサ・バス１０２の７２ビット・データ部分
をメモリ・ユニット１０８にインターフェースする。メ
モリ・コントローラ１０６およびデータ経路ユニット１
０４は、プロセッサ１００からのメモリ要求を受け取
り、それをキュー（待ち行列）に並べ、要求された処理
が完了した後に応答することができる。加えて、メモリ
・コントローラ１０６は、フライ(fly)上で単一ビット
および多ビットのエラー検出機能を含む、メモリ・エラ
ー補正を行う。メモリ・コントローラ１０６は、４ギガ
バイトまでのＤＲＡＭを扱うことができる。このメモリ
制御サブシステムは、ｘ２非インターリーブ・コンフィ
ギュレーションおよび４ｘインターリーブ・コンフィギ
ュレーションを有するメモリ構成に対応する。

【００２１】メモリ・サブシステムに加えて、プロセッ
サ・バス１０２は、Intel 82454GXのような、１つ以上
の周辺要素相互接続（ＰＣＩ）ブリッジ１１０に接続す
る。ＰＣＩブリッジ１１０は、プロセッサ・バス１０２
および一次ＰＣＩバス１１２間でバス・サイクルを渡す
ために必要なロジックおよび制御を提供する。ここで
は、階層構造を示すが、本発明は対等構造(peer-to-pee
r configuration)においても等しく作用することを注記
しておく。

【００２２】一次ＰＣＩバス１１２には、小型コンピュ
ータ・システム・インターフェース（ＳＣＳＩ：small
computer system interface）・コントローラ１１４ａ
およびビデオ・システム１１４ｂのような、１つ以上の
ＰＣＩ装置１１４が取り付けられている。ＳＣＳＩコン
トローラ１１４ａは、ハード・ディスク・ドライブ１２
４に接続され、ビデオ・メモリを含むビデオ・システム
１１４ｂは、モニタ１２６に接続されている。ＰＣＩ装
置１１４に加えて、本発明によるＰＣＩリピータ即ちブ
リッジ１１６も、一次ＰＣＩバス１１２および二次ＰＣ
Ｉバス１１８間に接続されている。ＰＣＩリピータ１１
６は、二次ＰＣＩバス１１８を一次ＰＣＩバス１１２か
ら電気的に分離するが、双方のバスを１つの論理ＰＣＩ
バスとして見えるようにする。ＰＣＩリピータ１１６は
これをシステム・ソフトウエアには透過的に行うため、
システム・ソフトウエアに大幅な複雑性を加えることな
く、ＰＣＩ負荷数を増加させる。

【００２３】二次ＰＣＩバス１１８には、１つ以上のＰ
ＣＩ装置またはスロット１２０、およびＰＣＩ−ＩＳＡ
間ブリッジ１２２が接続されている。ＰＣＩ−ＩＳＡ間
ブリッジ１２２は、二次ＰＣＩバス１１８および業界標
準アーキテクチャ（ＩＳＡ）バス１２８間でサイクルの
受け渡しを行う。ＩＳＡバス１２８には、キーボード・
コントローラ１３０、ＲＯＭ１３４、および２つのシリ
アル・ポート、パラレル・ポート、フロッピ・ドライブ
に接続されたフロッピ・ディスク・コントローラ、およ
び任意のＩＤＥハード・ディスク・ドライブまたはＣＤ
ＲＯＭドライブに接続するための統合ドライブ電子（Ｉ
ＤＥ：integrated drive electronic）インターフェー
スに対応するマルチＩ／Ｏユニット１３６が取り付けら
れている。

【００２４】次に図２に移ると、ＰＣＩリピータ１１６
のブロック図が示されている。リピータ１１６は、一次
バス１１２に接続されている一次バス・ユニット２０
０、および二次バス１１８に接続されている二次バス・
ユニット２０２から成る。各バス・ユニットは、信号電
圧レベルを３．３Ｖのような共通電圧に変換するため
の、選択可能な電圧変換器２０４を有する。例えば、一
次ＰＣＩバス１１２およびＰＣＩリピータ１１６が３．
３Ｖで動作し、二次ＰＣＩバスが５Ｖで動作する場合、
二次側の電圧変換器２０４は、出力信号を５Ｖに変換
し、入力信号を５Ｖから３．３Ｖに変換する。電圧変換
を容易にするために、一次側を＋Ｖｐ電圧に接続し、二
次側を＋Ｖｓ電圧に接続し、電圧を選択する。これは、
携帯用コンピュータやドッキング・ステーションのよう
に、携帯用コンピュータは電力を保存するために３．３
Ｖレベルで動作可能であるのに対して、ドッキング・ス
テーションが従来からの５Ｖで動作するというような用
途に有用である。リピータ１１６は、携帯用コンピュー
タまたはドッキング・ステーションのいずれにも配置可
能であり、接続可能なＰＣＩバスをドッキング・ステー
ションに与えることができる。

【００２５】また、リピータ１１６には、各側にリード
・プリフェッチ・バッファ（ＲＰＢ：read prefetch bu
ffer)２０８およびライト・ポスティング・バッファ
（ＷＰＢ：write posting buffer）２１０が含まれてい
ると共に、一次ＰＣＩバス１１２および二次ＰＣＩバス
１１８間のアクセスを調停するアービタ２０６が含まれ
ている。リード・プリフェッチ・バッファ２０８は、好
ましくは、２DWORD（デワード）の深さであるが、いず
れの深さでも可能である。代替実施例では、外部アービ
タを有することも可能である。単一のクロック入力を用
いて、一次バス・ユニット２００および二次バス・ユニ
ット２０２双方にタイミング信号を供給する。したがっ
て、一次ＰＣＩバスおよび二次ＰＣＩバスは、同じ周波
数で動作することが要求される。代替実施例では、第２
のクロック入力および同期ロジックを含み、これらのバ
スを異なる周波数で動作させるものもあるが、ＰＣＩリ
ピータ１１６は最も遅いバスと同じ速さで動作すること
になる。ＰＣＩリピータ１１６は、ゼロ電力消費状態に
も対応する。

【００２６】一次バス・ユニット２００は、一次ＰＣＩ
バス１１２から肯定的（ポジティブ）および減算的（サ
ブトラクティブ）にトランザクションを要求するため
に、従来からの構成可能なアドレス・デコード・ロジッ
クを内蔵する。二次バス・ユニット２０２は、以下で開
示する理由のために、アドレス・デコーディングは行わ
ない。

【００２７】ＰＣＩリピータ１１６は、データの格納お
よび送出を行わない方がよいので、従来のブリッジとは
異なる。通常、入来する信号は、ＰＣＩバス・クロック
の立ち上がりエッジ上で駆動され、他方のバスを通じて
受け渡しが行われる。しかしながら、ＰＣＩ動作ルール
に全く違反することなく、一方のバスから他方のバスへ
の信号のエコーおよび中継を制御するのはリピータの機
能である。ＰＣＩリピータの機能性については、下流サ
イクルおよび上流サイクルに関して論ずることにする。
単一データ・サイクルおよびバースト・データ・サイク
ルは各々のサブセットである。

【００２８】下流トランザクション即ち下流サイクルと
は、一次ＰＣＩバス１１２上で開始され、二次ＰＣＩバ
ス１１８または下位のバス上の装置を対象とするトラン
ザクションのことを言う。ＰＣＩリピータ１１６は、Ｐ
ＣＩルールに準拠して、一次ＰＣＩバス１１２上の唯一
の減算的デコード装置である。肯定的デコーディングで
はなく、減算的に下流トランザクションをデコードする
ことにより、ＢＩＯＳ(basic input output system)お
よびオペレーティング・システムのオーバーヘッドを解
消する。ＰＣＩリピータ１１６は、通常、トランザクシ
ョンが一次ＰＣＩバス１１２上で発生した場合、このト
ランザクションが二次バス１１８を対象とするものか否
かには無関係に、トランザクション全体を二次ＰＣＩバ
ス１１８にエコーする。ＰＣＩリピータ１１６は、１ク
ロック遅れて一次ＰＣＩバス１１２に反映するので、Ｐ
ＣＩリピータ１１６は全ての下流トランザクションに対
して２クロック追加することになる。即ち、サイクルの
開始のために１クロック、そしてデータ・リターンのた
めに１クロックである。したがって、二次バス上におい
て中速のデコード・タイミングで肯定的に要求されるト
ランザクションは、一次バス上の装置には、減算的にデ
コードされたトランザクションとして現れる。

【００２９】下流トランザクションでは、一次ＰＣＩバ
ス１１２上のイニシエータから二次ＰＣＩバス１１８上
のターゲットにエコーされる信号は、FRAME_p, AD[31:
0]p,C/BE[3:0]pおよびIRDY_pである。二次ＰＣＩバス１
１８から一次ＰＣＩバス１１２上のイニシエータにエコ
ーされる信号は、TRDY_s, STOP_sおよびDEVSEL_sであ
る。上流トランザクションでは、二次ＰＣＩバス１１８
上のイニシエータから一次ＰＣＩバス１１２上のターゲ
ットにエコーされる信号は、FRAME_s, AD[31:0]s, C/BE
[3:0]およびIRDY_sである。一次ＰＣＩバス１１２から
二次ＰＣＩバス１１８上のイニシエータにエコーされる
信号は、TRDY_p, STOP_pおよびDEVSEL_pである。

【００３０】次に図３を参照すると、一次ＰＣＩバス１
１２上で開始され、二次ＰＣＩバス１１８を目標とする
２つの単一DWORDトランザクションのタイミング図が示
されている。最初のトランザクションは、中速のタイミ
ングを用いて二次バス１１８上の装置によって肯定的に
要求されたライト・トランザクションであり、２番目の
トランザクションは、一次バス１１２および二次バス１
１８上で減算的にデコードされるリード・トランザクシ
ョンである。以下の図では、図２に示すように、小文字
の"p"で終わる信号名は一次ＰＣＩバス１１２の信号を
表し、小文字の"s"で終わる信号名は二次ＰＣＩバス１
１８の信号を表す。信号名の後ろの下線は、当該信号が
アクティブ・ローであることを示す。中断されたサイク
ルは、ＰＣＩ仕様において定義されている、ターン・ア
ラウンド・サイクル(turn-around cycle)を示す。

【００３１】一次ＰＣＩバス１１２上で開始されたトラ
ンザクションに応答して、ＰＣＩリピータ１１６は、FR
AME_s, AD[31:0]_s, およびC/BE_[3:0]sを、１クロック
遅れて（クロック２および８）、二次ＰＣＩバス１１８
上でアサートする。IRDY_もクロック３および９上で、
二次ＰＣＩバス１１８上にエコーされる。図示しない
が、LOCK_およびIDSEL信号のような他のマスタ信号も、
必要に応じて、二次ＰＣＩバス１１８上でエコーされ
る。

【００３２】ＰＣＩリピータ１１６は、クロック５およ
び１１上においてディアサートされたDEVSEL_pを感知
し、したがって、二次ＰＣＩバス１１８に代わって、減
算的デコード・タイミングを用いて、このサイクルを受
け入れる。ライト・トランザクションでは、一旦DEVSEL
_sがローにサンプルされると（クロック５）、ＰＣＩリ
ピータ１１６はスレーブ信号(DEVSEL_s, TRDY_sおよびS
TOP_s)の状態を、二次ＰＣＩバス１１８から一次ＰＣＩ
バス１１２（クロック６）にコピーする。ＰＣＩリピー
タ１１６が、アサートされてローとなっているDEVSEL_s
およびTRDY_sを検知した後（クロック５）、IRDY_sがデ
ィアサートされ、二次ＰＣＩバス１１８上でのトランザ
クションを完了する。一次ＰＣＩバス１１２上では、１
クロック遅れてトランザクションが完了する（クロック
６）。DEVSEL_sおよびTRDY_sを一次ＰＣＩバス１１２に
エコーすることによって、発行側のマスタが当該サイク
ルを実行する最終的な役割を有することを確認する。

【００３３】リード・サイクルでは、一旦ＰＣＩリピー
タ１１６が、アサートされたDEVSEL_2を感知したなら
（クロック１３）、ＰＣＩリピータ１１６はスレーブ信
号(DEVSEL_s, TRDY_s, STOP_s およびAD[31:0]s)の状態
を二次ＰＣＩバス１１８から一次ＰＣＩバス１１２にコ
ピーする。ＰＣＩリピータ１１６は、単一のデータ・フ
ェーズから成るデータ転送のいずれも転記しない(post)
ことが好ましい。これによって、ＰＣＩリピータ１１６
の設計を簡略化すると共に、ターゲットがリトライ（再
施行）するいずれの転送からもリピータ１１６が逆行で
きるようにする。ＰＣＩリピータ１１６によって発生す
るレイテンシは、ターゲットのレイテンシに加えて２ク
ロックである。

【００３４】次に図４を参照すると、ターゲット切断ラ
イト・トランザクション(target disconnect write tra
nsaction)およびそれに続くターゲット・リトライ・リ
ード・トランザクション(target retry read transacti
on)が示されている。一次バス１１２上で開始されたラ
イト・トランザクションに応答して、ＰＣＩリピータ１
１６はFRAME_s, AS[31:0]s, およびC/BD_[3:0]sを、１
クロック遅れて（クロック２および８）上で二次ＰＣＩ
バス１１８上でアサートする。IRDY_pのアサートは、ク
ロック３および９上で、二次ＰＣＩバス１１８にもエコ
ーされる。

【００３５】ＰＣＩリピータ１１６はDEVSEL_pがクロッ
ク５および１１上でディアサートされたままであること
を感知し、したがって、二次ＰＣＩバス１１８に代わっ
て、減算的デコード・タイミングを用いてトランザクシ
ョンを受け入れる。ライト・サイクルでは、一旦DEVSEL
_sがサンプルされアサートされたなら（クロック５）、
ＰＣＩリピータ１１６はスレーブ信号(DEVSEL_s, TRDY_
s, およびSTOP_s）の状態を、二次ＰＣＩバス１１８か
ら一次ＰＣＩバス１１２にコピーする（クロック６）。
二次バス１１８上で切断されたライト・トランザクショ
ンは、一次ＰＣＩバス１１２上でも切断される。その理
由は、STOP_p信号が一次側でTRDY_pと同時に駆動される
からである。一次ＰＣＩバス１１２上のデータを受け入
れる前にDEVSEL_sおよびTRDY_sを待つことによって、開
始側のマスタがこのトランザクションを実行する最終的
な役割を有することを確認する。

【００３６】リード・トランザクションでは、一旦リピ
ータ１１６がアサートされたDEVSEL_sを感知したなら
（クロック１３）、リピータ１１６はスレーブ信号(AD
[31:0]s, DEVSEL_s, TRDY_sおよびSTOP_s)の状態を、二
次ＰＣＩバス１１８から一次ＰＣＩバス１１２にコピー
する（クロック１４）。二次バス１１８上でリトライさ
れるトランザクションは、一次バス１１２上でもリトラ
イされる。何故なら、STOP_p信号が一次側で、ニゲート
されたTRDY_pと同時に駆動されるからである。

【００３７】次に図５を参照すると、下流バースト・ラ
イト・トランザクション(downstream burst write tran
saction)が示されている。ＰＣＩリピータ１１６を介し
たライト・バースト処理は、一旦転送がターゲットに受
け入れられたなら、ゼロ待ち状態でバースト・データを
受け入れることによって行われる。ＰＣＩリピータ１１
６は、IRDY_pおよびFRAME_p双方がアサートされている
ので、クロック３においてバースト・シーケンスを感知
する。このトランザクションはバースト・ライト・トラ
ンザクションであるので、リピータは、単一のDWORDト
ランザクションの場合に行うように、クロック３におい
てIRDY_sをアサートすることはない。代わりに、ＰＣＩ
リピータ１１６は、クロック６まで、即ち、リピータ１
１６がクロック５において一次バス１１２上で減算的デ
コード・タイミングを用いて最初のデータ・トランザク
ションを受け入れた次のクロックまで、二次バス１１８
上のIRDY_sのアサートを遅らせる。この遅延は、ＰＣＩ
リピータが、ＰＣＩ仕様のタイミングに合うように、時
間内に次のトランザクションのバイト・イネーブル（TR
DY_pのアサートに続く最初のクロックである、クロック
８において得られる）を有することを保証するために必
要とされる。

【００３８】一次ＰＣＩバス１１２上で開始されたトラ
ンザクションに応答して、ＰＣＩリピータ１１６は、二
次バス１１８上で、１クロック遅れて（クロック２）、
FRAME_s, AD[31:0]sおよびC/BE[3:0]sをアサートする。
要求／許可信号対(REQ_1/GNT1_)が、一次側のマスタの
バス１１２に対するアクセスの要求／獲得に対応する。
ＰＣＩリピータ１１６は、クロック５上でディアサート
されたDEVSEL_pを感知するので、クロック５において一
次バス上でDEVSEL_pをアサートすることによって、二次
バス１１８に代わって、トランザクションを減算的にデ
コードする。二次バス１１８上では、ターゲット１２０
が、中速のデコード・タイミングを用いてアドレスおよ
びコマンドをデコードし、クロック４においてDEVSEL_s
およびTRDY_sをアサートする。一方、ＰＣＩリピータ１
１６は、DEVSEL_sおよびTRDY_sのアサートを感知し、１
クロック遅れて一次バス上にTRDY_pをエコーし（クロッ
ク５）、後続のデータ・トランザクションを開始する。
二次バス上には中速のデコード・タイミングを示してあ
るが、いずれのタイミングにも対応し、その場合、最初
のデータ・トランザクションを長くするという効果が得
られる。ＰＣＩリピータ１１６は、待ち状態ゼロでデー
タを受け入れる。ターゲット１２０が待ち状態ゼロでデ
ータを受け入れることができない場合、ＰＣＩリピータ
はこのデータをライト・ポスティング・バッファ２１０
にバッファする。二次側は、ターゲットの速度に制限さ
れるレートでデータを送出する。

【００３９】イニシエータおよびターゲット間において
速度差が生ずる可能性があるので、ＰＣＩリピータは、
そのライト・ポスティング・バッファ２１０においてサ
イクルを終了できない結果となる可能性もある。ＰＣＩ
リピータ１１６がそのライト・ポスティング・バッファ
２１０を空にする前にバス・マスタが他のトランザクシ
ョンを開始した場合、ＰＣＩリピータ１１６は、そのラ
イト・ポスティング・バッファ２１０を空にするまで、
二次ＰＣＩバス１１８を放棄しないので、デッドロック
状態が発生する可能性がある。したがって、好適実施例
によれば、ＰＣＩリピータ１１６がビジーである間にい
ずれのイニシエータが一次バス１１２を得るのを防止す
るために、ＰＣＩリピータ１１６は、二次ＰＣＩバス１
１８上のバースト・シーケンスを終了している間は、一
次ＰＣＩバス１１２の許可を停止する必要性をＰＣＩア
ービタ１１１に通知する。リピータは、そのライト・ポ
スティング・バッファ２１０が空になるまで、二次ＰＣ
Ｉバス１１８を放棄しないので、同時に他のイニシエー
タは二次バス１１８にアクセスすることはできない。サ
イドバンド信号許可禁止(NOMOGNTS_)は、強制的にアー
ビタ１１１が要求を許可するのを停止させる。NOMOGNTS
_信号がアサートされている間、アービタ１１１はあら
ゆる未処理の許可信号、例えば、(GNT1)をディアサート
する。二次ＰＣＩバス１１８上でバースト・シーケンス
が完了した場合（クロック１０）、ＰＣＩリピータ１１
６はNOMOGNTS_信号をディアサートする。NOMOGNTS_ 信
号がディアサートされた後、ＰＣＩアービタ１１は自由
に許可信号を再び発行する。

【００４０】クロック６上で最初のデータが一次側のリ
ピータ１１６によって受け入れられると、次のトランザ
クションに対するデータおよびバイト・イネーブルが使
用可能となる。次に、ＰＣＩリピータ１１６は、IRDY_s
をアサートし、ライト・データ転送の発生を許可する。
その後、ライト転送は、図５のクロック９に示すように
ＰＣＩリピータ１１６がSTOP_pをアサートすることによ
って、イニシエータを終了即ち切断するまで、続けられ
る。本例におけるように、ライト・ポスティング・バッ
ファがその限界に近づきつつある場合、STOP_p信号をア
サートする。ＰＣＩリピータ１１６は追加のレイテンシ
をトランザクションに付加するが、実際のバースト・レ
ートはＰＣＩバスの限界に近づく。

【００４１】次に図６を参照すると、ＰＣＩバス１１２
のような一次ＰＣＩバス上のマスタと、メモリ・リード
・コマンドを用いる二次ＰＣＩバス１１８のような二次
ＰＣＩバス上のターゲットとの間の、従来技術によって
試行されたバースト・リード・トランザクションが示さ
れている。破線は望ましくない状態を示し、これを本発
明が解決する。

【００４２】一次ＰＣＩバス１１２上のマスタが、ＰＣ
Ｉリピータ１１６（即ち、従来技術のリピータ）を介し
て、１回以上、DWORDを読み込もうとした場合、ＰＣＩ
リピータ１１６は、単一のデータ・フェーズの後（クロ
ック７）、トランザクションを終了する。何故なら、Ｐ
ＣＩリピータは、要求元マスタからの次のバイト・イネ
ーブル・セットを有していないからである。続いて、マ
スタは他のトランザクションを実行し、残りのデータを
読み取らなければならない。したがって、トランザクシ
ョンは、多数の単一データ転送に分解される。

【００４３】また、図６は二次バス許可(SBGNT_)信号も
示す。この信号は、アービタ１１１のようなアービタに
よって供給され、二次バス・アービタ２０６のような二
次バス・アービタをイネーブルする。通常、SBGNT_信号
はクロック２上でアサートされ、二次アービタにGNT2_
のような許可信号を発行させる。したがって、一旦二次
ＰＣＩバス１１８がトランザクションを完了したなら
（クロック５）、GNT2_に対応する要求をアサートした
二次バス装置は、二次ＰＣＩバスを所有することになる
（クロック６）。

【００４４】クロック６において二次ＰＣＩバス上で開
始する破線内のトランザクションによって示されるよう
に、ＰＣＩリピータ１１６（および従来技術のリピー
タ）の本質的なレイテンシのために、二次ＰＣＩバス１
１８上のトランザクションは、一次ＰＣＩバス１１２が
エコーされたトランザクションを受け取る用意ができる
前に、開始する可能性がある（クロック６）。

【００４５】この問題の発生を防止するために、本発明
のＰＣＩリピータ１１６は、ＰＣＩリピータ１１６がメ
モリ・リード・コマンドを検出すると直ぐに、NOMOGNTS
_信号をアサートし（クロック３）、FRAME_pをアサート
に保持し、一次ＰＣＩバス１１２上のマスタがリード・
トランザクションをバーストしなければならないことを
示す。NOMOGNTS_信号は、ＰＣＩリピータ１１６が一次
ＰＣＩバス１１２上のマスタに切断を通知するまで（ク
ロック６においてTRDY_pおよびSTOP_pをアサートす
る）、アサートのまま保持される。これによって、トラ
ンザクションが両バス上で完了するまで、アービタ１１
１，２０６が許可信号をアサートするのを防止する。リ
ピータ１１６が、マスタおよびターゲットが同一バス
（即ち、一次ＰＣＩバス１１２）上にあることを検出し
た場合、代わりに、DEVSEL_pがアサートされた（図示せ
ず）後直ちにNOMOGNTS_信号をディアサートし、アービ
タ１１１に通常通り許可のパイプライン処理を可能とす
る。このように、ＰＣＩリピータ１１６は、リード・ト
ランザクションが多数の単一データ転送に分解されるよ
うな、プリフェッチ不可能な領域へのリード・トランザ
クションを処理する。

【００４６】次に図７を参照すると、メモリ・リード・
ラインおよびメモリ・リード多重ＰＣＩコマンド(memor
y read multiple PCI command)に関する従来技術のＰＣ
Ｉリピータの別の問題が示されている。メモリ・リード
・ラインおよびメモリ・リード多重コマンドは、プリフ
ェッチ可能なアドレス範囲内のデータにアクセスするた
めに用いられる。図７は、一次ＰＣＩバス上のマスタが
メモリ・リード・ラインまたはメモリ・リード多重コマ
ンドを開始した場合を示す。従来技術のＰＣＩリピータ
は、二次側でサイクルを開始し、ディアサートされたFR
AME_pをサンプリングするまで、新しいデータを要求し
続ける。一次ＰＣＩバスが一次ＰＣＩバス上のスレーブ
を目標とする別のサイクルを自由に開始できる間（クロ
ック１０）、ターゲットが転送に待ち状態を追加し二次
ＰＣＩバスをビジーにし続けると、問題が発生する。こ
の場合、従来技術のＰＣＩリピータは、二次バス上のト
ランザクションがクロック１２まで終了しないので、ト
ランザクション全体を失うことになる。

【００４７】次に図８を参照すると、好適実施例による
アービタの介入で図６および図７の問題を解決する、下
流バースト・リード・シーケンスが示されている。マス
タが、一次ＰＣＩバス１１２上で、二次ＰＣＩバス１１
８上のターゲットに対して、メモリ・リード・ラインま
たはメモリ・リード多重コマンドを開始する。ＰＣＩリ
ピータ１１６は、クロック２上で二次ＰＣＩバス１１８
上でコマンドを開始する。ＰＣＩリピータ１１６は、要
求元マスタのバイト・イネーブルには無関係に、バイト
・イネーブルを全てゼロにセットし、全てのバイトを読
み込み、一次バス１１２上のマスタに先だって読み取り
（即ち、プリフェッチ）ができるようにする（これはバ
イト・イネーブルがパイプラインされていないためであ
る）。クロック５上において、トランザクションが一次
ＰＣＩバス１１２上で肯定的に要求されていないので、
ＰＣＩリピータ１１６は、トランザクションが下流に向
かっているものと判断し、NOMOGNTS_信号をアサート
し、二次ＰＣＩバス１１８がその現トランザクションを
終了するまで、一次ＰＣＩバス１１２上の現許可(GNT1
_)およびあらゆる後続の許可を取り消すことを、ＰＣＩ
アービタ１１１に通知する。NOMOGNTS_信号は、二次Ｐ
ＣＩバス１１８上でリードが完了するクロック１２上で
ディアサートされる。

【００４８】ＰＣＩリピータ１１６が一次ＰＣＩバス１
１２上で最後のデータ・フェーズを検出すると直ぐに、
二次ＰＣＩバス１１８上におけるリード・プリフェッチ
は終了する。最後のデータ・フェーズは、クロック８上
におけるFRAME_pのディアサートおよびクロック９上に
おけるIRDY_pのディアサートによって知らされる。クロ
ック９上において、ＰＣＩリピータ１１６は、その最後
のデータ・フェーズが二次ＰＣＩバス１１８上で完了し
たことを、クロック９上においてFRAME_s信号がディア
サートされたときに通知する。したがって、ＰＣＩリピ
ータ１１６が未だ二次ＰＣＩバス１１８上のターゲット
から次のDWORDを読み出している間に、一次ＰＣＩバス
１１２上のマスタは読み出しを終了する。ＰＣＩプロト
コルに違反しないように、クロック１２において二次Ｐ
ＣＩバス１１８上で最後のデータ・フェーズが完了する
ことができるまで、ＰＣＩリピータは二次ＰＣＩバス１
１８上にC/BE[3:0]sおよびIRDY_s信号を保持する。ＰＣ
Ｉリピータ１１６が最後のデータ・フェーズを検出した
後、二次ＰＣＩバス１１８のリード・トランザクション
が終了するとき、リピータ１１６はAD[31:0]pおよびC/B
E[3:0]pバスを有効状態に駆動する（クロック１１から
クロック１２まで）。したがって、ＰＣＩリピータ１１
６は、更にデータを要求することによって、要求元マス
タに先だって停留しようとする。未使用データは、ＰＣ
Ｉリピータ１１６によって破棄される。

【００４９】上流トランザクションは、二次ＰＣＩバス
１１８上で開始され、一次ＰＣＩバス１１２上の装置を
目標とするトランザクションである。ＰＣＩリピータ
は、下流トランザクションを処理するのと同じように、
上流トランザクションを処理するが、いくつかの例外が
ある。ＰＣＩリピータ１１６は、上流コンフィギュレー
ション・サイクルには応答しない。

【００５０】ＰＣＩリピータ１１６に直面する問題の１
つに、どのサイクルが上流に向かい、どのサイクルが下
流に向かうのかを、如何にして判定するかというものが
ある。二者択一的な２通りの解決策が可能である。第１
の解決策では、ＰＣＩ−ＩＳＡ間ブリッジの減算的デコ
ード・ロジックを、下流トランザクションの間のみイネ
ーブルする。ＰＣＩリピータ１１６は、二次ＰＣＩバス
１１８上で開始された全てのトランザクションを、一次
ＰＣＩバス１１２にブロードキャスト通信する。トラン
ザクションが二次ＰＣＩバス１１８上の装置によって肯
定的に要求されていない場合、それはリピータ１１６に
よって減算的に要求されていることになる。したがっ
て、トランザクションは上流に送られるが、二次ＰＣＩ
バス１１８上の装置およびＩＳＡバス１２８上の装置間
の対等トランザクションは使用することができない。第
２の解決策では、ＰＣＩリピータ１１６が二次ＰＣＩバ
ス１１８の動作を停止し、トランザクションを一次ＰＣ
Ｉバス１１２にエコーする。ターゲットが一次ＰＣＩバ
ス１１２上にある場合、ターゲットは肯定的にトランザ
クションを要求する。トランザクションが一次バスＰＣ
Ｉエージェントによって肯定的に要求されない場合、Ｐ
ＣＩリピータ１１６はトランザクションを肯定的に要求
し、それを二次ＰＣＩバス１１８上で実行する。ターゲ
ットがＩＳＡ装置である場合、ＰＣＩ−ＩＳＡ間ブリッ
ジ１２２は、二次ＰＣＩバスからのトランザクションを
減算的に要求する。この好適な解決策は、バスの階層を
処理するという利点がある。

【００５１】図９ないし図１２は、最初の解決策に対応
する。図に示し以下に説明する原理は、メモリ・トラン
ザクションおよびＩ／Ｏトランザクションに等しく適用
される。ここで図９を参照すると、二次ＰＣＩバス１１
８上で開始し、一次ＰＣＩバス１１２上で終了する２つ
の単一DWORDトランザクションが示されている。最初の
トランザクションは、中速のデコード・タイミングを用
いて一次ＰＣＩバス１１２上の装置によって肯定的に要
求されるライト・トランザクションであり、２番目のト
ランザクションは、中速のデコード・タイミングを用い
て要求されるリード・トランザクションである。最初の
上流トランザクションは、二次ＰＣＩバス１１８上でク
ロック１上において開始する。クロック２上でトランザ
クションは上流の一次ＰＣＩバス１１２にエコーされ
る。ＰＣＩリピータ１１６は、クロック３上において、
ディアサートされたFRAME_sを検知し、これは単一のデ
ータ・フェーズ・トランザクションであると判定し、IR
DY_pをアサートして、ライト・トランザクションを完了
させる。トランザクションは、中速のデコード・タイミ
ングを用いてクロック４上において一次ＰＣＩバス１１
２上で肯定的にデコードされる。リピータ１１６がクロ
ック５上においてアサートされたDEVSEL_pをサンプルす
ると直ぐに、残りのスレーブ信号(TRDY_pおよびSTOP_p)
と共に、DEVSEL_pの状態をDEVSEL_sにコピーする。

【００５２】上流リード・トランザクションは次のよう
に行われる。このトランザクションはクロック７上にお
いて二次ＰＣＩバス１１８上で開始し、クロック８上に
おいて一次ＰＣＩバス１１２にエコーされる。クロック
１０においてトランザクションは一次ＰＣＩバス１１２
上で受け入れられ、クロック１１上においてDEVSEL_sが
二次ＰＣＩバス１１８にエコーされる。クロック１２上
において、ターゲットは一次ＰＣＩバス１１２上に要求
されたデータを置き、TRDY_pをアサートしてトランザク
ションを終了する。クロック１３上において、AD[31:0]
pおよびTRDY_pが二次ＰＣＩバス１１８にエコーされ
る。

【００５３】次に図１０を参照すると、ターゲット切断
ライト・トランザクションおよびそれに続くターゲット
・リトライ・リード・トランザクションが示されてい
る。ＰＣＩリピータ１１６は単一のデータ・フェーズ・
トランザクションを転記しないので、ＰＣＩリピータ１
１６は、下流トランザクションを処理するのと同様に、
上流ターゲット切断を処理し、リトライする。クロック
４において、一次ＰＣＩバス１１２上のターゲットが切
断を通知すると、これはクロック５上においてＰＣＩリ
ピータ１１６によって二次ＰＣＩバス１１８上のイニシ
エータにエコーされる。同様に、クロック１２上におい
て一次ＰＣＩバス１１２上のターゲットによってリトラ
イが通知され、次いでクロック１３上においてＰＣＩリ
ピータ１１６によって、二次ＰＣＩバス１１８上のイニ
シエータにエコーされる。

【００５４】次に図１１および図１２を参照すると、そ
れぞれ、上流バースト・ライト・シーケンス(upstream
burst write sequence)および上流リード・シーケンス
(upstream read sequence)が示されている。上流バース
ト・トランザクションは、現トランザクションが完了す
る後まで、アービタ１１１はＰＣＩバス１１２および１
１８をいずれのエージェントにも許可してはならない点
において、下流バースト・トランザクションと同様であ
る。これを行うには、二次ＰＣＩバス１１８上で開始さ
れたトランザクションが一次ＰＣＩバス１１２上のター
ゲットによって受け入れられたことをＰＣＩリピータ１
１６が判定すると直ちにNOMOGNTS_信号をアサートす
る。一次ＰＣＩバス１１２上のターゲットは、高速デコ
ード・タイミングを用いて、クロック３に示すように、
DEVSEL_pをアサートすることによって、そのトランザク
ションの受け入れを示す。クロック４〜１１に示すよう
に、NOMOGNTS_信号は、トランザクションが一次ＰＣＩ
バス１１２上で完了するまで、アサートされたままとな
っている。これらの例では、一次ＰＣＩバス１１２上の
ターゲットが、最後のライト・サイクルを受け入れる前
に、待ち状態を挿入しても（図１１のクロック８，９お
よび図１２のクロック９）、NOMOGNTS_信号はアサート
されたままであることがわかる。

【００５５】図１３〜図１５は、第２の解決策に対応す
る。図１３は、一次ＰＣＩバス１１２上で肯定的に要求
された上流の単一データ・フェーズ・ライト・トランザ
クションを示す。図１４は、一次ＰＣＩバス１１２また
は二次ＰＣＩバス１１８上で肯定的に要求されず、ＩＳ
Ａバス１２８上で減算的に要求された、上流単一データ
・フェーズ・ライト・トランザクションを示す。これら
の図に示す原理は、メモリ・トランザクションおよびＩ
／Ｏトランザクションにも同様に適用される。図１３に
おいて、トランザクションはクロック１上において二次
ＰＣＩバス１１８上で開始され、クロック２上において
一次ＰＣＩバス１１２にエコーされる。

【００５６】予期される一次バス・ターゲットに応答す
る十分な時間を確保するために、二次ＰＣＩバス１１８
のクロック(CLK)は、クロック２の終端においてクロッ
ク・ディスエーブル(CLK_DIS)信号によって、２ＰＣＩ
クロック・サイクルの間停止される。この２クロック遅
延によって、ＩＳＡ−ＰＣＩ間ブリッジ１２２がトラン
ザクションを減算的に要求する前に、一次ＰＣＩバス１
１２のターゲットまたは二次ＰＣＩバス１１８のターゲ
ットのいずれかがトランザクションを要求できるように
する。一次バス・エージェントは、クロック３，４また
は５上においてDEVSEL_pをアサートすることによって、
トランザクションを要求することができる。二次バス・
エージェントは、クロック２，５または６上においてDE
VSEL_sをアサートすることによって、トランザクション
を要求することができる。クロック４の終端において、
CLKは再び起動される。

【００５７】図１３において、一次バス・ターゲット
は、クロック５上においてDEVSEL_pをアサートすること
によって、低速のデコード・タイミングを用いてトラン
ザクションを要求する。クロック６上において、ＰＣＩ
リピータはDEVSEL_pのアサートを感知し、DEVSEL_pおよ
びTRDY_pを二次ＰＣＩバス１１８にエコーし、二次バス
１１８上でトランザクションを終了する。即ち、ＩＳＡ
−ＰＣＩ間ブリッジ１２２による減算的デコードは行わ
れない。

【００５８】次に図１４に移ると、クロック１上におい
てトランザクションが二次ＰＣＩバス１１８上で開始
し、クロック２上において一次ＰＣＩバス１１２にエコ
ーされ、一次バス・ユニット２００の従来のデコード・
ロジックは、アドレス範囲が一次ＰＣＩバス１１２上の
ターゲットに対応するか否かについて判定を行うことが
できる。図１３に示すように、二次ＰＣＩバス・クロッ
ク(CLK)は再び２クロックの間停止される。しかしなが
ら、今回は、トランザクションは一次ＰＣＩバス１１２
上では要求されない。クロック６上において、ＰＣＩリ
ピータ１１６はDEVSEL_pのニゲートされた状態を感知
し、ターゲットが一次ＰＣＩバス１１２上にないと判定
し、DEVSEL_pをアサートして、一次バス１１２からトラ
ンザクションを減算的に要求する。また、二次ＰＣＩバ
ス１１８上でも、トランザクションは要求されていな
い。クロック７上において、ＰＣＩリピータ１１６は、
DEVSEL_sが未だアサートされていないこと、および減算
的デコード・タイミングによるDEVSEL_pがアサートされ
たことを感知し、これによって、ターゲットがＩＳＡバ
ス１２８上にあると判定する。クロック７上において、
ＩＳＡ−ＰＣＩ間ブリッジは、DEVSEL_sが未だアサート
されていないことを感知し、DEVSEL_sをアサートして、
トランザクションを減算的に要求する。クロック９上に
おいてトランザクションは正常に完了する。このよう
に、ＰＣＩリピータ１１６に何ら特殊な上流アドレス・
デコーディング・ロジックを内蔵することを必要とせず
に、トランザクションの目標は透過的に判定される。

【００５９】次に図１５を参照すると、上流プリフェッ
チ可能バースト・リード・シーケンス(upstream prefet
chable burst read sequence)が示されている。この第
２の解決策では、上流バースト・トランザクションは、
現トランザクションが終了した後まで、アービタ１１１
はＰＣＩバス１１２および１１８をいずれのエージェン
トにも許可してはならないという点において、下流バー
スト・トランザクションと同様である。トランザクショ
ンは、クロック１上において二次ＰＣＩバス上で開始さ
れ、クロック２上において一次ＰＣＩバス１１２にエコ
ーされ、ターゲットが一次バス上にあるか否かについて
判定が行われる。バイト・イネーブルC/BE[3:0]pはゼロ
に強制されるので、プリフェッチを行うことができる。
クロック２上において、二次バス１１８上でイニシエー
タによってIRDY_sがアサートされ、クロック３上におい
て一次ＰＣＩバス１１２にエコーされる。

【００６０】一次ＰＣＩバス１１２上の予測されるター
ゲットがトランザクションをデコードしている間、二次
ＰＣＩバスのＰＣＩクロック(CLK)は、ＰＣＩリピータ
１１６によって２クロックの間停止される。クロック５
において、二次ＰＣＩバス・クロックは再び起動され
る。一次ＰＣＩバス１１２上のターゲットは、クロック
４上においてDEVSEL_pをアサートすることによって、ト
ランザクションを受け入れ、ＰＣＩリピータ１１６は、
クロック５上において、信号(DEVSEL_s)を二次バス上に
エコーする。したがって、二次ＰＣＩバス１１８の減算
的デコード・エージェントは、トランザクションが二次
バス１１８上で肯定的に要求されたことを想定する。

【００６１】クロック５上において、ＰＣＩリピータ１
１６はアサートされたFRAME_pおよびDEVSEL_pを感知
し、それに応答してNOMOGNTS_をアサートし、現シーケ
ンスが一次ＰＣＩバス１１２上で完了するまで、アービ
タ１１１がＰＣＩバスを二次バス上のイニシエータに許
可するのを禁止する。クロック９上において、ＰＣＩリ
ピータ１１６はバースト・リード・シーケンスの完了を
感知し、それに応答してNOMOGNTS_信号をディアサート
する。

【００６２】一次ＰＣＩバス１１２上のターゲットによ
ってバースト・シーケンスが要求されなかった場合、シ
ーケンスは二次ＰＣＩバス１１８上のターゲットによっ
て要求されたことになる。最初に二次バス上でトランザ
クションを実行する前に、一次バス上でデコードするた
めに、トランザクションを上流に送ることによって、Ｐ
ＣＩリピータ１１６はＰＣＩ装置の固有のアドレス・デ
コーディング・ロジックを使用することができる。した
がって、ＰＣＩリピータ１１６は、これらのトランザク
ションを処理するために、何ら特殊な下流または上流デ
コード・ロジックを必要としない。

【００６３】上述の本発明の開示および説明は、本発明
の例示および説明のためのものであり、本発明の精神か
ら逸脱することなく、例示した回路および構成ならびに
動作方法の詳細のみならず、サイズ、形状、物質、構成
要素、回路素子、配線接続および接点において種々の変
更が可能である。

【図面の簡単な説明】

【図１】本発明の好適実施例によるコンピュータ・シス
テムを示すブロック図である。

【図２】本発明の好適実施例によるＰＣＩリピータを示
すブロック図である。

【図３】下流単一データ・フェーズ・ライト・トランザ
クションおよびそれに続く下流単一データ・フェーズ・
リード・トランザクションを示すタイミング図である。

【図４】ターゲット切断ライト・トランザクションおよ
びそれに続くターゲット・リトライ・リード・トランザ
クションを示すタイミング図である。

【図５】下流バースト・ライト・シーケンスを示すタイ
ミング図である。

【図６】下流バースト・リード・シーケンスを示すタイ
ミング図である。

【図７】アービタの介入のない下流バースト・リード・
シーケンスを示すタイミング図である。

【図８】アービタの介入がある下流バースト・リード・
シーケンスを示すタイミング図である。

【図９】上流単一データ・フェーズ・ライト・トランザ
クションおよびそれに続く上流単一データ・フェーズ・
リード・トランザクションを示すタイミング図である。

【図１０】上流ターゲット切断ライト・トランザクショ
ンおよびそれに続く上流リード・リトライ・トランザク
ションを示す図である。

【図１１】上流バースト・ライト・シーケンスを示すタ
イミング図である。

【図１２】上流バースト・リード・シーケンスを示すタ
イミング図である。

【図１３】一次バス上で肯定的に要求された、上流単一
フェーズ・ライト・トランザクションを示すタイミング
図である。

【図１４】一次バス上でエコーされ、二次バスによって
減算的に要求された上流単一データ・フェーズ・ライト
・トランザクションを示すタイミング図である。

【図１５】一次バス上で要求された上流バースト・リー
ド・シーケンスを示すタイミング図である。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 ＳｔａｔｅＨｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ (72)発明者カルドウン・アルジエンアメリカ合衆国テキサス州77095，ヒューストン，クラウン・メドー・コート 17227

Claims

【特許請求の範囲】

【請求項１】第１バスに結合されているイニシエータ
と第２バスに接続されているターゲットとの間でトラン
ザクションを通信する方法において、（ａ）前記第１バス上に提供されているイニシエータ指
示を検出し、トランザクションを開始するステップであ
って、前記イニシエータ指示がフレーム指示およびイニ
シエータ・レディ指示を含んでいる、トランザクション
開始ステップと、（ｂ）前記第２バス上で前記トランザクションが完了す
るまで、前記第２バスに前記イニシエータ指示を中継す
る一方、前記トランザクションがバースト・ライト・ト
ランザクションである場合、ターゲット・レディ指示が
中継されるまで、前記イニシエータ・レディ指示を中継
させないステップと、（ｃ）前記中継されたイニシエータ指示に応答して、前
記第２バス上に提供されたターゲット指示を検出するス
テップであって、前記ターゲット指示がターゲット・レ
ディ指示を含む、ステップと、（ｄ）前記トランザクションが前記第１バス上で完了す
るまで、前記ターゲット指示を前記第１バスに中継する
ステップとから成ることを特徴とする方法。
【請求項２】請求項１記載の方法において、前記第１
及び第２バスへのアクセスは、アービタからの許可指示
によって示され、前記方法は更に、（ｅ）前記トランザクションが両方のバス上で完了する
まで、前記アービタにいずれの許可指示も与えさせない
ステップを含むことを特徴とする方法。
【請求項３】請求項１記載の方法において、ステップ
（ｂ）は更に、前記トランザクションがバースト・リード・トランザク
ションである場合、該トランザクションが前記第２バス
上で完了するまで、前記イニシエータ・レディ指示を前
記第２バス上で保持するステップを含むことを特徴とす
る方法。
【請求項４】請求項１記載の方法において、前記イニ
シエータ指示はバイト・イネーブル指示を含み、ステッ
プ（ｂ）は、更に、前記トランザクションがプリフェッチ可能なリード・ト
ランザクションである場合、前記バイト・イネーブル指
示を前記第２バスに中継する際、前記バイト・イネーブ
ル指示を強制的にゼロにするステップを含むことを特徴
とする方法。
【請求項５】請求項１記載の方法において、前記イニ
シエータ指示は、コマンド／バイト・イネーブル指示と
アドレス指示とを含み、前記トランザクションがライト
・トランザクションである場合、前記イニシエータ指示
はデータ指示を含むことを特徴とする方法。
【請求項６】請求項１記載の方法において、前記ター
ゲット指示は、停止指示および装置選択指示を含み、前
記トランザクションがリード・トランザクションである
場合、前記ターゲット指示はデータ指示を含むことを特
徴とする方法。
【請求項７】第１バスに結合されているイニシエータ
と第２バスに結合されているターゲットとの間でトラン
ザクションを通信する方法において、（ａ）前記第１バス上に与えられたイニシエータ指示を
検出してトランザクションを開始するステップであっ
て、前記イニシエータ指示がフレーム指示とイニシエー
タ・レディ指示とを含む、ステップと、（ｂ）前記トランザクションが前記第２バス上で完了す
るまで、前記イニシエータ指示を前記第２バスに中継す
るステップと、（ｃ）前記トランザクションがバースト・リード・トラ
ンザクションである場合、該トランザクションが前記第
２バス上で完了するまで、前記イニシエータ・レディ指
示を前記第２バス上で保持するステップと、（ｄ）前記中継イニシエータ指示に応答して前記第２バ
ス上で与えられたターゲット指示を検出するステップで
あって、前記ターゲット指示がターゲット・レディ指示
を含む、ステップと、（ｅ）前記トランザクションが前記第１バス上で完了す
るまで、前記ターゲット指示を前記第１バスに中継する
ステップとから成ることを特徴とする方法。
【請求項８】請求項７記載の方法において、前記バス
へのアクセスは、アービタからの許可指示によって示さ
れ、前記方法は更に、（ｆ）前記トランザクションが両方のバス上で完了する
まで、前記アービタにいずれの許可指示も与えさせない
ステップを含むことを特徴とする方法。
【請求項９】請求項７記載の方法において、ステップ
（ｂ）は更に、前記トランザクションがバースト・リード・トランザク
ションである場合、前記ターゲット・レディ指示が前記
第１バスに中継されるまで、前記イニシエータ・レディ
指示を中継させないステップを含むことを特徴とする方
法。
【請求項１０】請求項７記載の方法において、前記イ
ニシエータ指示はバイト・イネーブル指示を含み、ステ
ップ（ｂ）は更に、前記トランザクションがプリフェッチ可能なリード・ト
ランザクションである場合、前記バイト・イネーブル指
示を前記第２バスに中継する際、前記バイト・イネーブ
ル指示を強制的にゼロにするステップを含むことを特徴
とする方法。
【請求項１１】請求項７記載の方法において、前記イ
ニシエータ指示は、コマンド／バイト・イネーブル指示
及びアドレス指示を含み、前記トランザクションがライ
ト・トランザクションである場合、前記イニシエータ指
示はデータ指示を含むことを特徴とする方法。
【請求項１２】請求項７記載の方法において、前記タ
ーゲット指示は、停止指示および装置選択指示を含み、
前記トランザクションがリード・トランザクションであ
る場合、前記ターゲット指示はデータ指示を含むことを
特徴とする方法。
【請求項１３】第１バスに結合されているイニシエー
タと第２バスに結合されているターゲットとの間でトラ
ンザクションを通信する方法であって、前記バスに対す
るアクセスが、アービタによって与えられる許可指示に
よって示され、前記方法は、（ａ）前記第１バス上に与えられたイニシエータ指示を
検出してトランザクションを開始するステップであっ
て、前記イニシエータ指示がフレーム指示とイニシエー
タ・レディ指示とを含む、ステップと、（ｂ）前記トランザクションが前記第２バス上で完了す
るまで、前記イニシエータ指示を前記第２バスに中継す
るステップと、（ｃ）前記中継イニシエータ指示に応答して、前記第２
バス上に与えられるターゲット指示を検出するステップ
であって、前記ターゲット指示がターゲット・レディ指
示と装置選択指示とを含む前記ステップと、（ｄ）前記トランザクションが前記第１バス上で完了す
るまで、前記ターゲット指示を前記第１バスに中継する
ステップと、（ｅ）前記トランザクションが両バス上で完了するま
で、前記アービタにいずれの許可指示も与えさせないス
テップとから成ることを特徴とする方法。
【請求項１４】請求項１３記載の方法において、ステ
ップ（ｂ）は、更に、前記トランザクションがバースト・ライト・トランザク
ションである場合、前記ターゲット・レディ指示が第１
バスに中継されるまで、前記イニシエータ・レディ指示
を中継させないステップを含むことを特徴とする方法。
【請求項１５】請求項１３記載の方法において、ステ
ップ（ｂ）は、更に、前記トランザクションがバースト・リード・トランザク
ションである場合、該トランザクションが前記第２バス
上で完了するまで、前記イニシエータ・レディ指示を前
記第２バス上で保持するステップを含むことを特徴とす
る方法。
【請求項１６】請求項１３記載の方法において、前記
イニシエータ指示はバイト・イネーブル指示を含み、ス
テップ（ｂ）は更に、前記トランザクションがプリフェッチ可能なリード・ト
ランザクションである場合、前記バイト・イネーブル指
示を前記第２バスに中継する際、前記バイト・イネーブ
ル指示をゼロに強制するステップを含むことを特徴とす
る方法。
【請求項１７】請求項１３記載の方法において、前記
イニシエータ指示は、コマンド／バイト・イネーブル指
示、アドレス指示を含み、前記トランザクションがライ
ト・トランザクションである場合、前記イニシエータ指
示はデータ指示を含むことを特徴とする方法。
【請求項１８】請求項１３記載の方法において、前記
ターゲット指示は、停止指示および装置選択指示を含
み、前記トランザクションがリード・トランザクション
である場合、前記ターゲット指示はデータ指示を含むこ
とを特徴とする方法。
【請求項１９】第１バスを第２バスに結合するバス・
リピータであって、前記第１バスにはイニシエータが結
合され、前記第２バスにはターゲットが結合されてお
り、前記バス・リピータは、前記第１バスから前記第２バスへの信号を検出し中継す
る第１バス・ユニットと、前記第２バスから前記第１バスへの信号を検出して中継
する第２バス・ユニットとからなり、前記第１バス・ユニットは、前記第１バス上に与えられ
たイニシエータ指示を検出してトランザクションを開始
するように動作可能であり、前記イニシエータ指示はフ
レーム指示とイニシエータ・レディ指示とを含み、前記第１バス・ユニットは、前記第２バス上で前記トラ
ンザクションが完了するまで、前記第２バスに前記イニ
シエータ指示を中継する一方、前記トランザクションが
バースト・ライト・トランザクションである場合、ター
ゲット・レディ指示が前記第１バスに中継されるまで、
前記イニシエータ・レディ指示を中継させないように動
作可能であり、前記第２バス・ユニットは、前記中継イニシエータ指示
に応答して、前記第２バス上に与えられたターゲット指
示を検出するように動作可能であり、前記ターゲット指
示はターゲット・レディ指示を含み、前記第２バス・ユニットは、前記トランザクションが前
記第１バス上で完了するまで、前記ターゲット指示を前
記第１バスに中継するように動作可能であることを特徴
とするバス・リピータ。
【請求項２０】請求項１９記載のバス・リピータにお
いて、前記第１バス・ユニットは更に、前記トランザク
ションがバースト・リード・トランザクションである場
合、該トランザクションが前記第２バス上で完了するま
で、前記イニシエータ・レディ指示を前記第２バス上で
保持するように動作可能であることを特徴とするバス・
リピータ。
【請求項２１】請求項１９記載のバス・リピータにお
いて、前記イニシエータ指示はバイト・イネーブル指示
を含み、前記第１バス・ユニットは更に、前記トランザ
クションがプリフェッチ可能なリード・トランザクショ
ンである場合、前記バイト・イネーブル指示を前記第２
バスに中継する際、前記バイト・イネーブル指示をゼロ
に強制するように動作可能であることを特徴とするバス
・リピータ。
【請求項２２】請求項１９記載のバス・リピータにお
いて、前記イニシエータ指示は、コマンド／バイト・イ
ネーブル指示、アドレス指示を含み、前記トランザクシ
ョンがライト・トランザクションである場合、前記イニ
シエータ指示はデータ指示を含むことを特徴とするバス
・リピータ。
【請求項２３】請求項１９記載のバス・リピータにお
いて、前記ターゲット指示は、停止指示および装置選択
指示を含み、前記トランザクションがリード・トランザ
クションである場合、前記ターゲット指示はデータ指示
を含むことを特徴とするバス・リピータ。
【請求項２４】請求項１９記載のバス・リピータにお
いて、該バス・リピータは更に、前記バスの内少なくと
も一方に結合し、第１電圧レベルから第２電圧レベルに
信号を変換する複数の電圧変換器を備えていることを特
徴とするバス・リピータ。
【請求項２５】第１バスを第２バスに結合するバス・
リピータにおいて、前記第１バスにはイニシエータが結
合され、前記第２バスにはターゲットが結合されてお
り、バス・リピータは、前記第１バスから前記第２バスへの信号を検出し中継す
る第１バス・ユニットと、前記第２バスから前記第１バスへの信号を検出して中継
する第２バス・ユニットとを含み、前記第１バス・ユニットは、前記第１バス上に与えられ
たイニシエータ指示を検出してトランザクションを開始
するように動作可能であり、前記イニシエータ指示がフ
レーム指示とイニシエータ・レディ指示とを含み、前記第１バス・ユニットは、前記トランザクションが前
記第２バス上で完了するまで、前記イニシエータ指示を
前記第２バスに中継し、前記トランザクションがバース
ト・リード・トランザクションである場合、該トランザ
クションが前記第２バス上で完了するまで、前記イニシ
エータ・レディ指示を前記第２バス上で保持するように
動作可能であり、前記第２バスから前記第１バスへの信号を検出し中継す
る第２バス・ユニットであって、前記第２バス・ユニットは、前記中継イニシエータ指示
に応答して、前記第２バス上でターゲット指示を検出す
るように動作可能であり、前記ターゲット指示がターゲ
ット・レディ指示を含み、前記第２バス・ユニットは、前記トランザクションが前
記第１バス上で完了するまで、前記ターゲット指示を前
記第１バスに中継するように動作可能であることを特徴
とするバス・リピータ。
【請求項２６】請求項２５記載のバス・リピータにお
いて、前記第１バス・ユニットは更に、前記トランザク
ションがバースト・ライト・トランザクションである場
合、ターゲット・レディ指示が前記第１バスに中継され
るまで、前記イニシエータ・レディ指示を中継させない
ように動作可能であることを特徴とするバス・リピー
タ。
【請求項２７】請求項２５記載のバス・リピータにお
いて、前記イニシエータ指示はバイト・イネーブル指示
を含み、前記第１バス・ユニットは更に、前記トランザ
クションがプリフェッチ可能なリード・トランザクショ
ンである場合、前記バイト・イネーブル指示を前記第２
バスに中継する際、前記バイト・イネーブル指示をゼロ
に強制するように動作可能であることを特徴とするバス
・リピータ。
【請求項２８】請求項２５記載のバス・リピータにお
いて、前記イニシエータ指示は、コマンド／バイト・イ
ネーブル指示、アドレス指示を含み、前記トランザクシ
ョンがライト・トランザクションである場合、前記イニ
シエータ指示はデータ指示を含むことを特徴とするバス
・リピータ。
【請求項２９】請求項２５記載のバス・リピータにお
いて、前記ターゲット指示は、停止指示および装置選択
指示を含み、前記トランザクションがリード・トランザ
クションである場合、前記ターゲット指示はデータ指示
を含むことを特徴とするバス・リピータ。
【請求項３０】請求項２５記載のバス・リピータにお
いて、該バス・リピータは更に、前記バスの内少なくと
も一方に結合し、第１電圧レベルから第２電圧レベルに
信号を変換する複数の電圧変換器を備えていることを特
徴とするバス・リピータ。
【請求項３１】第１バスを第２バスに結合するバス・
リピータであって、前記第１バスにはイニシエータが結
合され、前記第２バスにはターゲットが結合されてお
り、前記バスに対するアクセスが、アービタによって与
えられる許可指示によって示され、前記バス・リピータ
は、前記第１バスから前記第２バスへの信号を検出し中継す
る第１バス・ユニットと、前記第２バスから第１バスへの信号を検出し中継する第
２バス・ユニットとを備え、前記第１バス・ユニットは、前記第１バス上に与えられ
たイニシエータ指示を検出してトランザクションを開始
するように動作可能であり、前記イニシエータ指示がフ
レーム指示とイニシエータ・レディ指示とを含み、前記第１バス・ユニットは、前記トランザクションが前
記第２バス上で完了するまで、前記イニシエータ指示を
前記第２バスに中継するように動作可能であり、前記第１バス・ユニットは、前記トランザクションが両
バス上で完了するまで、前記アービタにあらゆる許可指
示を与えさせないように動作可能であり、前記第２バス・ユニットは、前記中継されたイニシエー
タ指示に応答して前記第２バス上に与えられるターゲッ
ト指示を検出するように動作可能であり、前記ターゲッ
ト指示がターゲット・レディ指示を含み、前記第２バス・ユニットは、前記トランザクションが前
記第１バス上で完了するまで、前記ターゲット指示を前
記第１バスに中継するように動作可能であることを特徴
とするバス・リピータ。
【請求項３２】請求項３１記載のバス・リピータにお
いて、前記第１バス・ユニットは更に、前記トランザク
ションがバースト・ライト・トランザクションである場
合、前記ターゲット・レディ指示が第１バスに中継され
るまで、前記イニシエータ・レディ指示を中継させない
ように動作可能であることを特徴とするバス・リピー
タ。
【請求項３３】請求項３１記載のバス・リピータにお
いて、前記第１バス・ユニットは更に、前記トランザク
ションがバースト・リード・トランザクションである場
合、該トランザクションが前記第２バス上で完了するま
で、前記イニシエータ・レディ指示を前記第２バス上で
保持するように動作可能であることを特徴とするバス・
リピータ。
【請求項３４】請求項３１記載のバス・リピータにお
いて、前記イニシエータ指示はバイト・イネーブル指示
を含み、前記第１バス・ユニットは更に、前記トランザ
クションがプリフェッチ可能なリード・トランザクショ
ンである場合、前記バイト・イネーブル指示を前記第２
バスに中継する際、前記バイト・イネーブル指示をゼロ
に強制するように動作可能であることを特徴とするバス
・リピータ。
【請求項３５】請求項３１記載のバス・リピータにお
いて、前記イニシエータ指示は、コマンド／バイト・イ
ネーブル指示、アドレス指示を含み、前記トランザクシ
ョンがライト・トランザクションである場合、前記イニ
シエータ指示はデータ指示を含むことを特徴とするバス
・リピータ。
【請求項３６】請求項３１記載のバス・リピータにお
いて、前記ターゲット指示は、停止指示および装置選択
指示を含み、前記トランザクションがリード・トランザ
クションである場合、前記ターゲット指示はデータ指示
を含むことを特徴とする中バス・リピータ。
【請求項３７】請求項３１記載のバス・リピータにお
いて、該バス・リピータは更に、前記バスの内少なくと
も一方に結合し、第１電圧レベルから第２電圧レベルに
信号を変換する複数の電圧変換器を備えていることを特
徴とするバス・リピータ。
【請求項３８】コンピュータ・システムにおいて、イニシエータが結合されている第１バスと、ターゲットが結合されている第２バスと、前記バスの一方に結合されているプロセッサと、前記バスの一方に結合されているハード・ディスク・ド
ライブ・システムと、前記第１バスを前記第２バスに結合するリピータあっ
て、前記第１バスから前記第２バスへの信号を検出し中
継する第１バス・ユニットと、前記第２バスから関第１
バスへの信号を検出し中継する第２バス・ユニットとを
含むリピータとからなり、前記第１バス・ユニットは前記第１バス上に与えられた
イニシエータ指示を検出してトランザクションを開始す
るように動作可能であり、前記イニシエータ指示はフレ
ーム指示とイニシエータ・レディ指示とを含み、前記第１バス・ユニットは、前記第２バス上で前記トラ
ンザクションが完了するまで、前記第２バスに前記イニ
シエータ指示を中継する一方、前記トランザクションが
バースト・ライト・トランザクションである場合、ター
ゲット・レディ指示が前記第１バスに中継されるまで、
前記イニシエータ・レディ指示を中継させないように動
作可能であり、前記第２バス・ユニットは、前記中継されたイニシエー
タ指示に応答して、前記第２バス上に与えられたターゲ
ット指示を検出するように動作可能であり、前記ターゲ
ット指示はターゲット・レディ指示を含み、前記第２バ
ス・ユニットは、前記トランザクションが前記第１バス
上で完了するまで、前記ターゲット指示を前記第１バス
に中継するように動作可能であることを特徴とするコン
ピュータ・システム。
【請求項３９】請求項３８記載のコンピュータ・シス
テムにおいて、該システムは更に、前記第１及び第２バ
ス結合され、許可指示を与えてこれらのバスに対するア
クセスを許可するアービタを備えており、前記アービタ
が前記リピータを介してバースト・トランザクションを
検出した場合、前記アービタは、前記バースト・トラン
ザクションが双方のバス上で完了するまで、前記許可指
示を与えるのを中止することを特徴とするコンピュータ
・システム。
【請求項４０】請求項３８記載のコンピュータ・シス
テムにおいて、前記第１バス・ユニットは更に、前記ト
ランザクションがバースト・リード・トランザクション
である場合、該トランザクションが前記第２バス上で完
了するまで、前記イニシエータ・レディ指示を前記第２
バス上で保持するように動作可能であることを特徴とす
るコンピュータ・システム。
【請求項４１】請求項３８記載のコンピュータ・シス
テムにおいて、前記イニシエータ指示はバイト・イネー
ブル指示を含み、前記第１バス・ユニットは更に、前記
トランザクションがプリフェッチ可能なリード・トラン
ザクションである場合、前記バイト・イネーブル指示を
前記第２バスに中継する際、前記バイト・イネーブル指
示をゼロに強制するように動作可能であることを特徴と
するコンピュータ・システム。
【請求項４２】請求項３８記載のコンピュータ・シス
テムにおいて、前記イニシエータ指示はコマンド／バイ
ト・イネーブル指示、アドレス指示を含み、前記トラン
ザクションがライト・トランザクションである場合、前
記イニシエータ指示はデータ指示を含むことを特徴とす
るコンピュータ・システム。
【請求項４３】請求項３９記載のコンピュータ・シス
テムにおいて、前記ターゲット指示は停止指示および装
置選択指示を含み、前記トランザクションがリード・ト
ランザクションである場合、前記ターゲット指示はデー
タ指示を含むことを特徴とするコンピュータ・システ
ム。
【請求項４４】請求項３８記載のコンピュータ・シス
テムであって、前記リピータが更に、前記第１及び第２
バスの少なくとも一方に結合し、第１電圧レベルから第
２電圧レベルに信号を変換する複数の電圧変換器を備え
ていることを特徴とするコンピュータ・システム。
【請求項４５】コンピュータ・システムにおいて、イニシエータが結合されている第１バスと、ターゲットが結合されている第２バスと、前記第１及び第２バスの一方に結合されているプロセッ
サと、前記バスの一方に結合されているハード・ディスク・ド
ライブ・システムと、前記第１バスを前記第２バスに結合するリピータであっ
て、前記第１バスから前記第２バスへの信号を検出し中
継する第１バス・ユニットと、前記第２バスから前記第
１バスへの信号を検出し中継する第２バス・ユニットを
含むリピータとからなり、前記第１バス・ユニットは、前記第１バス上に与えられ
たイニシエータ指示を検出してトランザクションを開始
するように動作可能であり、前記イニシエータ指示がフ
レーム指示とイニシエータ・レディ指示とを含み、前記第１バス・ユニットは、前記トランザクションが前
記第２バス上で完了するまで、前記イニシエータ指示を
前記第２バスに中継し、前記トランザクションがバース
ト・リード・トランザクションである場合、該トランザ
クションが前記第２バス上で完了するまで、前記イニシ
エータ・レディ指示を前記第２バス上で保持するように
動作可能であり、前記第２バス・ユニットは、前記中継されたイニシエー
タ指示に応答して、前記第２バス上に与えられたターゲ
ット指示を検出するように動作可能であり、前記ターゲ
ット指示がターゲット・レディ指示を含み、前記第２バ
ス・ユニットは、前記トランザクションが前記第１バス
上で完了するまで、前記ターゲット指示を前記第１バス
に中継するように動作可能であることを特徴とするコン
ピュータ・システム。
【請求項４６】請求項４５記載のコンピュータ・シス
テムにおいて、該システムは更に、前記第１及び第２バ
スに結合されて、許可指示を与えてこれらバスに対する
アクセスを許可するアービタを備えており、前記アービ
タが前記リピータを介してバースト・トランザクション
を検出した場合、前記アービタは、前記バースト・トラ
ンザクションが双方のバス上で完了するまで、前記許可
指示を与えるのを中止することを特徴とするコンピュー
タ・システム。
【請求項４７】請求項４５記載のコンピュータ・シス
テムにおいて、前記第１バス・ユニットは更に、前記ト
ランザクションがバースト・ライト・トランザクション
である場合、ターゲット・レディ指示が中継されるま
で、前記イニシエータ・レディ指示を中継させないよう
に動作可能であることを特徴とするコンピュータ・シス
テム。
【請求項４８】請求項４５記載のコンピュータ・シス
テムにおいて、前記イニシエータ指示はバイト・イネー
ブル指示を含み、前記第１バス・ユニットは、更に前記
トランザクションがプリフェッチ可能なリード・トラン
ザクションである場合、前記バイト・イネーブル指示を
前記第２バスに中継する際、前記バイト・イネーブル指
示をゼロに強制するように動作可能であることを特徴と
するコンピュータ・システム。
【請求項４９】請求項４５記載のコンピュータ・シス
テムにおいて、前記イニシエータ指示は、コマンド／バ
イト・イネーブル指示、アドレス指示を含み、前記トラ
ンザクションがライト・トランザクションである場合、
前記イニシエータ指示はデータ指示を含むことを特徴と
するコンピュータ・システム。
【請求項５０】請求項４５記載のコンピュータ・シス
テムにおいて、前記ターゲット指示は停止指示および装
置選択指示を含み、前記トランザクションがリード・ト
ランザクションである場合、前記ターゲット指示はデー
タ指示を含むことを特徴とするコンピュータ・システ
ム。
【請求項５１】請求項４５記載のコンピュータ・シス
テムにおいて、該システムは更に、前記第１及び第２バ
スの少なくとも一方に結合し、第１電圧レベルから第２
電圧レベルに信号を変換する複数の電圧変換器を備えて
いることを特徴とするコンピュータ・システム。
【請求項５２】コンピュータ・システムにおいて、イニシエータが結合されている第１バスと、ターゲットが結合されている第２バスと、前記第１及び第２バスの一方に結合されているプロセッ
サと、前記第１及び第２バスの一方に結合されているハード・
ディスク・ドライブ・システムと、前記第１及び第２バスへのアクセスを許可するアービタ
と、前記第１バスを前記第２バスに結合するリピータであっ
て、前記第１バスから前記第２バスへの信号を検出し中
継する第１バス・ユニットと、前記第２バスから第１バ
スへの信号を検出し中継する第２バス・ユニットとを含
むリピータとからなり、前記第１バス・ユニットは、前記第１バス上に与えられ
たイニシエータ指示を検出してトランザクションを開始
するように動作可能であり、前記イニシエータ指示がフ
レーム指示とイニシエータ・レディ指示とを含み、前記第１バス・ユニットは、前記トランザクションが前
記第２バス上で完了するまで、前記イニシエータ指示を
前記第２バスに中継するように動作可能であり、前記第１バス・ユニットは、前記トランザクションが両
バス上で完了するまで、前記アービタにあらゆる許可指
示を与えさせないように動作可能であり、前記第２バス・ユニットは、前記中継されたイニシエー
タ指示に応答して前記第２バス上に与えられるターゲッ
ト指示を検出するように動作可能であり、前記ターゲッ
ト指示がターゲット・レディ指示を含み、前記第２バス
・ユニットは、前記トランザクションが前記第１バス上
で完了するまで、前記ターゲット指示を前記第１バスに
中継するように動作可能であることを特徴とするコンピ
ュータ・システム。
【請求項５３】請求項５２記載のコンピュータ・シス
テムにおいて、前記第１バス・ユニットは更に、前記ト
ランザクションがバースト・ライト・トランザクション
である場合、前記ターゲット・レディ指示が第１バスに
中継されるまで、前記イニシエータ・レディ指示が中継
されないように動作可能であることを特徴とするコンピ
ュータ・システム。
【請求項５４】請求項５２記載のコンピュータ・シス
テムにおいて、前記第１バス・ユニットは更に、前記ト
ランザクションがバースト・リード・トランザクション
である場合、前記トランザクションが前記第２バス上で
完了するまで、前記イニシエータ・レディ指示を前記第
２バス上で保持するように動作可能であることを特徴と
するコンピュータ・システム。
【請求項５５】請求項５２記載のコンピュータ・シス
テムにおいて、前記イニシエータ指示はバイト・イネー
ブル指示を含み、前記第１バス・ユニットは更に、前記
トランザクションがプリフェッチ可能なリード・トラン
ザクションである場合、前記バイト・イネーブル指示を
前記第２バスに中継する際、前記バイト・イネーブル指
示をゼロに強制するように動作可能であることを特徴と
するコンピュータ・システム。
【請求項５６】請求項５２記載のコンピュータ・シス
テムにおいて、前記イニシエータ指示は、コマンド／バ
イト・イネーブル指示、アドレス指示を含み、前記トラ
ンザクションがライト・トランザクションである場合、
前記イニシエータ指示はデータ指示を含むことを特徴と
するコンピュータ・システム。
【請求項５７】請求項５２記載のコンピュータ・シス
テムにおいて、前記ターゲット指示は停止指示および装
置選択指示を含み、前記トランザクションがリード・ト
ランザクションである場合、前記ターゲット指示はデー
タ指示を含むことを特徴とするコンピュータ・システ
ム。
【請求項５８】請求項５２記載のコンピュータ・シス
テムにおいて、該システムは更に、前記第１及び第２バ
スの少なくとも一方に結合し、第１電圧レベルから第２
電圧レベルに信号を変換する複数の電圧変換器を備えて
いることを特徴とするコンピュータ・システム。