JPH02281341A - デバッグ時のライトデータ確認方法 - Google Patents
デバッグ時のライトデータ確認方法Info
- Publication number
- JPH02281341A JPH02281341A JP1103911A JP10391189A JPH02281341A JP H02281341 A JPH02281341 A JP H02281341A JP 1103911 A JP1103911 A JP 1103911A JP 10391189 A JP10391189 A JP 10391189A JP H02281341 A JPH02281341 A JP H02281341A
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- Japan
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- Pending
Links
- 238000000034 method Methods 0.000 title description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、コンピュータシステムのデバッグに際して
Ｉ／Ｏデバイス（入出力周辺装置）のライト専用レジス
タに書き込んだデータを確認する方法に関するものであ
る。
Ｉ／Ｏデバイス（入出力周辺装置）のライト専用レジス
タに書き込んだデータを確認する方法に関するものであ
る。
従来の技術
ＣＰＵ （中央演算処理ユニット）とＩ／Ｏデバイスト
の間で各種のコマンドやデータを受は渡しするために、
工／ＯデバイスにはＣＰＵバスからアクセスされるいく
つかのレジスタが設けられている。Ｉ／Ｏデバイスのこ
の種レジスタには、その目的に応じ、ＣＰＵから一方的
にデータを書き込むためのライト専用レジスタと、ＣＰ
Ｕからはデータを読み出すことしかできないリード専用
レジスタと、ＣＰＵおよびＩ／Ｏデバイスが共にリード
／ライト可能なレジスタとがある。そしてシステムによ
っては、■／Ｏデバイスのライト専用レジスタとリード
専用レジスタとを一組として取シ扱い、この−組のレジ
スタに同じアドレスを割当てる場合がある。つ１シ、Ｃ
ＰＵがアドレスＡにライトアクセスするとＩ／Ｏデバイ
スの前記ライト専用レジスタにデータが書き込まれ、同
じくアドレスＡにリードアクセスするとＩ／Ｏデバイス
の前記リード専用レジスタからデータを読み取ることが
できる。
の間で各種のコマンドやデータを受は渡しするために、
工／ＯデバイスにはＣＰＵバスからアクセスされるいく
つかのレジスタが設けられている。Ｉ／Ｏデバイスのこ
の種レジスタには、その目的に応じ、ＣＰＵから一方的
にデータを書き込むためのライト専用レジスタと、ＣＰ
Ｕからはデータを読み出すことしかできないリード専用
レジスタと、ＣＰＵおよびＩ／Ｏデバイスが共にリード
／ライト可能なレジスタとがある。そしてシステムによ
っては、■／Ｏデバイスのライト専用レジスタとリード
専用レジスタとを一組として取シ扱い、この−組のレジ
スタに同じアドレスを割当てる場合がある。つ１シ、Ｃ
ＰＵがアドレスＡにライトアクセスするとＩ／Ｏデバイ
スの前記ライト専用レジスタにデータが書き込まれ、同
じくアドレスＡにリードアクセスするとＩ／Ｏデバイス
の前記リード専用レジスタからデータを読み取ることが
できる。
発明が解決しようとする課題
］ンピュータシステムのデバッグでは、プログラム実行
過程の要所で各種レジスタにストアされているデータを
読み取り、それらデータに異常がないかどうか調べる。
過程の要所で各種レジスタにストアされているデータを
読み取り、それらデータに異常がないかどうか調べる。
前述した従来のシステムにおいては、工／Ｏデバイスの
前記ライト専用レジスタに書き込んだデータをデバッグ
に際して確認することができなかった。つまり、デバッ
グ操作の主体であるＣＰＵは前記ライト専用レジスタに
データを書き込むことはできるが、そのデータを読み出
して調べることはできない（アドレスＡから読み出され
るのは前記リード専用レジスタのデータである）。この
ようにデバッグに際して特定のレジスタの内容を直接的
に確認できないとなると、デバッグの能率や信頼性が悪
くなシ、プログラムの開発が効率的に進まない。
前記ライト専用レジスタに書き込んだデータをデバッグ
に際して確認することができなかった。つまり、デバッ
グ操作の主体であるＣＰＵは前記ライト専用レジスタに
データを書き込むことはできるが、そのデータを読み出
して調べることはできない（アドレスＡから読み出され
るのは前記リード専用レジスタのデータである）。この
ようにデバッグに際して特定のレジスタの内容を直接的
に確認できないとなると、デバッグの能率や信頼性が悪
くなシ、プログラムの開発が効率的に進まない。
この発明は前述した従来の問題点に鑑みなされたもので
、その目的は、Ｉ／Ｏデバイスのライト専用レジスタと
リード専用レジスタの組に同じアドレスを割当てたシス
テムにおいて、ＣＰＵからライト専用レジスタに書き込
んだデータをデバッグに際して容易に確認できるように
することにある。
、その目的は、Ｉ／Ｏデバイスのライト専用レジスタと
リード専用レジスタの組に同じアドレスを割当てたシス
テムにおいて、ＣＰＵからライト専用レジスタに書き込
んだデータをデバッグに際して容易に確認できるように
することにある。
課題を解決するための手段
そこでこの発明では、ＣＰＵがＩ／Ｏデバイスの前記ラ
イト専用レジスタにライトアクセスしたときに、同じラ
イトデータをメモリの特定アドレスに同時に書き込んで
おき、このメモリの特定アドレスをリードアクセスする
ことにより前記ライトデータを確認するようにした。
イト専用レジスタにライトアクセスしたときに、同じラ
イトデータをメモリの特定アドレスに同時に書き込んで
おき、このメモリの特定アドレスをリードアクセスする
ことにより前記ライトデータを確認するようにした。
作用
Ｉ／Ｏデバイスの前記ライト専用レジスタに書き込んだ
のと同じデータが前記メモリの特定アドレスに書き込ま
れるので、このメモリからそのデータを読み出してデバ
ッグを行うことができる。
のと同じデータが前記メモリの特定アドレスに書き込ま
れるので、このメモリからそのデータを読み出してデバ
ッグを行うことができる。
実施例
第１図は本発明を適用したコンビエータシステムの概略
構成を示している。この図の例ではＣＰＵ２１のバスｎ
に２つのＩ／Ｏデバイスｎと冴が接続されているととも
に、制御回路３１を介してメモＩＪ ３３が接続されて
いる。
構成を示している。この図の例ではＣＰＵ２１のバスｎ
に２つのＩ／Ｏデバイスｎと冴が接続されているととも
に、制御回路３１を介してメモＩＪ ３３が接続されて
いる。
Ｉ／Ｏデバイスｎはバス四と結合するレジスタとして、
リード／ライト可能なレジスタ５と、ＣＰＵ２１から見
てリード専用レジスタがと、同じくＣＰＵ２１から見て
ライト専用レジスタ４とを備えている。このうちリード
専用レジスタ５とライト専用レジスタｒは一組として取
シ扱われ、この−組に同じアドレスが割当てられている
（そのアドレスをＡとする）。またＩ／Ｏデバイスムは
、同じアドレスが割当てられたリード専用レジスタ四と
ライト専用レジスタ四の一組を備えている（そのアドレ
スをＢとする）。ＣＰＵ２１がアドレスＡ（アドレスＢ
）にライトアクセスすると、ライト専用レジスタ２７（
ライト専用レジスタ２９）にデータが書き込まれ、同じ
アドレスＡ（アドレスＢ）にリードアクセスすると、リ
ード専用レジスタあ（リード専用レジスタ２８）のデー
タを読み取ることができる。
リード／ライト可能なレジスタ５と、ＣＰＵ２１から見
てリード専用レジスタがと、同じくＣＰＵ２１から見て
ライト専用レジスタ４とを備えている。このうちリード
専用レジスタ５とライト専用レジスタｒは一組として取
シ扱われ、この−組に同じアドレスが割当てられている
（そのアドレスをＡとする）。またＩ／Ｏデバイスムは
、同じアドレスが割当てられたリード専用レジスタ四と
ライト専用レジスタ四の一組を備えている（そのアドレ
スをＢとする）。ＣＰＵ２１がアドレスＡ（アドレスＢ
）にライトアクセスすると、ライト専用レジスタ２７（
ライト専用レジスタ２９）にデータが書き込まれ、同じ
アドレスＡ（アドレスＢ）にリードアクセスすると、リ
ード専用レジスタあ（リード専用レジスタ２８）のデー
タを読み取ることができる。
制御回路３１はバス信号美からバス信号３２を作シ出し
てメモリおを制御するもので、ＣＰＵ２１がアドレスＡ
（アドレスＢ）にライトアクセスすると、メモリおの特
定アドレスＣ（アドレスＤ）に同一のライトデータを同
時に書き込むように制御する。
てメモリおを制御するもので、ＣＰＵ２１がアドレスＡ
（アドレスＢ）にライトアクセスすると、メモリおの特
定アドレスＣ（アドレスＤ）に同一のライトデータを同
時に書き込むように制御する。
したがってデバッグに際し、メモリ羽のアドレスＣ（ア
ドレスＤ）のデータを読み取ることで、ライト専用レジ
スタ２７（ライト専用レジスタ２９）に書かれているデ
ータを確認することができる。
ドレスＤ）のデータを読み取ることで、ライト専用レジ
スタ２７（ライト専用レジスタ２９）に書かれているデ
ータを確認することができる。
第２図は前記制御回路３１の構成例を示している。
バス信号３０に含まれるアドレス制御信号５１はアドレ
スデコード回路５２に入力されると共にメモリ３３に必
要なものだけバス信号３２として供給される。
スデコード回路５２に入力されると共にメモリ３３に必
要なものだけバス信号３２として供給される。
アドレスデコード回路５２は、アドレスがメモリ３３の
特定のライトアドレスおよびリードアドレスを示したと
き、それぞれライト選択信号ａおよびリード選択信号す
を出力し、ＡＮＤ回路５３．５４がアドレス制御信号５
１に含まれるライト信号Ｃおよびリード信号ｄによシメ
モリおに対するライト信号ｅおよびリード信号ｆを出力
する。このライト信号ｅおよびリード信号ｆはアドレス
制御信号５１としてバス信号３２を介してメモリおに供
給されるとともに、ドライバ５５．５６に入力され、デ
ータ信号５７．５８の流れを制御する。
特定のライトアドレスおよびリードアドレスを示したと
き、それぞれライト選択信号ａおよびリード選択信号す
を出力し、ＡＮＤ回路５３．５４がアドレス制御信号５
１に含まれるライト信号Ｃおよびリード信号ｄによシメ
モリおに対するライト信号ｅおよびリード信号ｆを出力
する。このライト信号ｅおよびリード信号ｆはアドレス
制御信号５１としてバス信号３２を介してメモリおに供
給されるとともに、ドライバ５５．５６に入力され、デ
ータ信号５７．５８の流れを制御する。
なお、メモリ３３および制御回路３１は、プログラム開
発完了後（デバッグ終了後）に取りはずす構成にするこ
とも可能である。
発完了後（デバッグ終了後）に取りはずす構成にするこ
とも可能である。
発明の効果
以上詳細に説明したように、この発明では、工／Ｏデバ
イスのライト専用メモリにＣＰＵがデータを書き込んだ
ときに、そのデータを同時にメモリの特定アドレスに書
き込んでおき、デバッグ時に前記メモリの特定アドレス
からデータを読み取ることで前記ライト専用メモリに書
き込んだデータ内容を確認することができ、従来追跡調
査できなかったＩ／Ｏデバイスのライト専用メモリのデ
ータ内容を容易に調べることができ、デバッグの能率、
信頼性が向上し、プログラムの開発を効率的に進めるこ
とが可能になる。
イスのライト専用メモリにＣＰＵがデータを書き込んだ
ときに、そのデータを同時にメモリの特定アドレスに書
き込んでおき、デバッグ時に前記メモリの特定アドレス
からデータを読み取ることで前記ライト専用メモリに書
き込んだデータ内容を確認することができ、従来追跡調
査できなかったＩ／Ｏデバイスのライト専用メモリのデ
ータ内容を容易に調べることができ、デバッグの能率、
信頼性が向上し、プログラムの開発を効率的に進めるこ
とが可能になる。
第１図は本発明を適用したコンピュータシステムの概略
構成例を示すブロック図、第２図は第１図における制御
回路３１の構成例を示すブロック図である。
構成例を示すブロック図、第２図は第１図における制御
回路３１の構成例を示すブロック図である。
Claims (1)
- ＣＰＵがＩ／Ｏデバイスに含まれるライト専用レジスタ
にライトアクセスしたときに、同じライトデータをメモ
リの特定アドレスに同時に書き込んでおき、このメモリ
の前記特定アドレスをリードアクセスすることにより前
記ライトデータを確認するようにしたデバッグ時のライ
トデータ確認方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103911A JPH02281341A (ja) | 1989-04-24 | 1989-04-24 | デバッグ時のライトデータ確認方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103911A JPH02281341A (ja) | 1989-04-24 | 1989-04-24 | デバッグ時のライトデータ確認方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02281341A true JPH02281341A (ja) | 1990-11-19 |
Family
ID=14366612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1103911A Pending JPH02281341A (ja) | 1989-04-24 | 1989-04-24 | デバッグ時のライトデータ確認方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02281341A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04136757U (ja) * | 1991-06-17 | 1992-12-18 | 三洋電機株式会社 | 評価用マイクロコンピユータ |
| US5392440A (en) * | 1991-05-04 | 1995-02-21 | Heidelberger Druckmaschinen Ag | Circuit arrangement for operating a computer having a readback device for feeding back last-written information to the computer |
| US5892977A (en) * | 1995-08-11 | 1999-04-06 | Kabushiki Kaisha Toshiba | Apparatus and method for read-accessing write-only registers in a DMAC |
-
1989
- 1989-04-24 JP JP1103911A patent/JPH02281341A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392440A (en) * | 1991-05-04 | 1995-02-21 | Heidelberger Druckmaschinen Ag | Circuit arrangement for operating a computer having a readback device for feeding back last-written information to the computer |
| JPH04136757U (ja) * | 1991-06-17 | 1992-12-18 | 三洋電機株式会社 | 評価用マイクロコンピユータ |
| US5892977A (en) * | 1995-08-11 | 1999-04-06 | Kabushiki Kaisha Toshiba | Apparatus and method for read-accessing write-only registers in a DMAC |
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