JPH04127348A - 共通メモリアクセストレース方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 共通メモリアクセストレース方式に関し、共通メモリを
介して行われるバスマスタ間のデータ受渡しにおいて、
送り側が異常データを渡したことにより受は側が処理異
常となった場合に、どのバスマスタが異常データを渡し
たかを判別可能にすることを目的とし、 共通バスに接続された複数のバスマスタと該共通バスに
接続された共通メモリを有し、該バスマスタの各々から
該共通メモリをアクセスする構成のシステムにおいて、
該共通バスの使用権が割り当てられたバスマスタを識別
する情報を格納するトレースメモリと、該バスマスタか
ら該共通メモリへの書き込みと同時に該トレースメモリ
にバス使用権を識別する情報を書き込むバス調停手段と
を有し、該共通メモリのアドレスごとに、最後に書き込
みを行ったバスマスタを該トレースメモリに記憶しなが
ら、該共通メモリをアクセスするように構成する。

〔産業上の利用分野〕

本発明は共通メモリアクセストレース方式に関し、特に
、バス使用権を持ち得る複数のバスマスタで構成された
システムにおけるバス使用権の識別方式に関する。

例えば、通信制御装置は、小規模システムから大規模シ
ステムまで柔軟に対応できるハード構成を持つことが必
要である。この要求を満たすための手段の１つとして、
バスマスタである複数のＣＰＵで構成されたシステムが
ある。複数のＣＰＵてシステムを構成する場合、共通メ
モリを使用してＣＰＵ間通信を行う方法がある。また、
バスマスタとしてはＤＭＡモードで動作するＩＯ装置も
あり、ＩＯ装置間またはＣＰＵと工０装置間のデータ転
送を共通メモリを介して行うことも考えられる。

通信制御装置のようなリアルタイム性を要求される処理
では、マルチＣＰＵの構成に限らず、シングルＣＰＵシ
ステムにおいてもバスマスタとなる複数の入出力装置（
１０）を接続しＤＭＡモードで共通メモリへのデータ転
送を行うことが頻繁に行われる。このような複数のＣＰ
Ｕや複数の入出力装置等の複数のバスマスタを有するシ
ステムの場合に、情報を受は取った側の処理には誤りが
ないにもかかわらず、受は取った情報に誤りがあるため
処理が中断することがある。この原因として、本来その
アドレスに情報を書き込む資格のなイハスマスクによる
処理が誤ってそのアドレスに書き込みを行うことがある
。

〔従来の技術〕

従来は、このような現象が発生した後では書き込みを行
ったバスマスタを見つける手掛かりはないので、該当メ
モリを書き換える可能性のあるものを調査検討したのち
、同一の障害を再現させる状態を作り出して、ロジック
アナライザ等により異常な書き込みを行ったバスマスタ
を見つけるという手段を用いていた。

〔発明が解決しようとする課題〕

このように、従来の方法では異常が発生してからロジッ
クアナライザを接続する等の特殊な環境で、同一の障害
を再現させることにより障害原因となったバスマスタを
見つける処置を行うため、障害が再現できないとバスマ
スタを特定することは非常に困難な作業となる。また、
フィールドで運用中に発生して場合には、特殊な環境で
運用を続けたまま異常の発生を待たなければならず、同
様の障害が発生するのはほとんど期待できないこともあ
る。

本発明の目的は、共通メモリを介して行われるバスマス
タ間のデータ受渡しにおいて、送り側が異常データを渡
したことにより受は側が処理異常となった場合に、どの
バスマスタが異常データを渡したかを判別可能にするこ
とにある。

〔課題を解決するための手段〕

第１図は本発明の原理図である。同図において、１は共
通バス、２−１．２−２．　　・・・、２−ｎは共通バ
スｌに接続された複数のバスマスタ、３は共通バスｌに
接続された共通メモリ、４は共通バスの使用権が割り当
てられたバスマスタを識別する情報を格納するトレース
メモリ、５はバスマスタ２−１．２−２．　　・・・、
２−ｎの何れかがら共通メモリ３への書き込みと同時に
トレースメモリ４にバス使用権を識別する情報を書き込
むバス調停手段である。

共通メモリ３のアドレスＡ番地、Ｂ番地、Ｃ番地・・・
ごとに、最後に書き込みを行ったバスマスタ、即ち、バ
ス使用権をトレースメモリ４に記憶しながら、共通メモ
リをアクセスする。

〔作用〕

共通バス１に対するアクセスは、バス調停手段５により
バス使用権の与えられたバスマスタ２−Ｌ　　２−２．
　　・・・、または２−ｎから行われるので、共通メモ
リ３のＡ番地、Ｂ番地、Ｃ番地への処理データ１．　２
．　３の書き込みと同時に、対応するバス使用権１．　
２．　３を共通メモリ３とは別のトレースメモリ４に書
き込むことにより、最後に共通メモリへの書き込みを行
ったバスマスタを、共通メモリ３のアドレスごとに記憶
することができる。したがって、あるバスマスタが共通
メモリ３から受は取ったデータの誤りにより異常動作を
した場合、トレースメモリの内容を確認することにより
、異常データを書き込んだバスマスタを特定できる。ト
レース動作はシステムの運用中に常に行われるので、フ
ィールド障害が発生した場合でも、トレース内容のログ
収集を行うことで障害原因の調査が可能となる。

第２図〜第４図は本発明の作用をさらに詳細に説明する
図である。

第２図は本発明による共通メモリアクセストレース方式
の作用を説明する図である。同図において、複数のバス
マスタとしてのＣＰＵ１〜ＣＰＵ３と共通メモリ装置（
ＣＭＥＭ）２０で構成されるシステムが示されており、
共通メモリ装置（ＣＭＥＭ）２０に共通ＲＡＭ２１とト
レースＲＡＭ２２を内蔵している。ＣＰＵ１がＣＰＵ３
に渡す情報１１を共通メモリ装置（ＣＭＥＭ）２０のア
ドレスＡ１に書き込むとＣＭＥＭ２０内のＡ１に対応す
る共通ＲＡＭ２１のアドレスＣＡＬに情報工１が書き込
まれ、同時にトレースＲＡＭ２２のアドレスＴＡＩにバ
ス使用権の与えられたバスマスタの情報ＰＲＩが書き込
まれる。ここで、アドレスＣＡＩとアドレスＴＡＩとに
は一定の関係を持たせである。ＣＰＵ１はＣＰＵ３にア
ドレスＡ１の内容を読むように依頼するが、ＣＰＵ３が
アドレスＡ１の情報を読む前にＣＰＵ２が誤ってＡ１に
■１とは異なる情報ｒ２を書き込むと、ＣＭＥＭ２０内
のＡ１に対応する共通ＲＡＭ２１のアドレスＣＡＩに情
報Ｉ２が書き込まれ、同時にトレースＲＡＭ２２のアド
レスＴＡＩにＣＰＵ２に対して与えられたバス使用権を
示すバスマスタの情報ＰＲ２が書き込まれる。

ここで、ＣＰＵ３がＣＰＵ２の書き込んだ情報工２をも
とに誤った処理を実行し、その結果ＣＰＵ３において異
常が発生した場合、ＣＭＥＭ２０のアドレスＡ１に対応
したトレースＲＡＭ２２のアドレスＴＡＩの内容ＰＲ２
により異常データ書き込みを行ったバスマスタがＣＰＵ
２であることを知ることができる。

第３図と第４図は本発明による異なるアドレスでトレー
スＲＡＭのメモリアクセスを行うメモリアクセス方式の
説明図である。

第３図に示すように、共通バスに接続されたメモリ装置
（ＣＭＥＭ）２０のトレースＲＡＭの内容をアクセスす
る場合に、バスの書き込みサイクルで指定する共通ＲＡ
Ｍ２１のアドレスＷＡｎによりＣＭＥＭ２０内のトレー
スＲＡＭ２２のアドレスＭＡｎにデータを書き込むこと
により内容を書き換える。つまり、共通ＲＡＭ２１に対
する書き込みアドレスＷＡ７１とトレースＲＡＭに対す
る書き込みアドレスＭＡｎとは等しくしておく。

この内容を読み出す際には、バスの書き込みサイクルで
指定した共通ＲＡＭ２１のアドレスＷＡｎとは異なるア
ドレスＲＡｎを指定してＣＭＥＭ２０内のトレースＲＡ
Ｍ２２のアドレスＭＡｎの内容を読み出す。これにより
、共通ＲＡＭからのデータは読み出されず、トレースＲ
ＡＭからのテ′−タのみが読み出される。したがって、
トレースＲＡＭ２２の物理的な空間は共通ＲＡＭ２１と
同一であるが、バスから見た時には、共通ＲＡＭ２１　
（０７％　！Ｊ　Ｏ：）容量の２倍に相当するアドレス
空間をこのトレースＲＡＭ２２のために確保する。

実際には、共通ＲＡＭ２１のメモリ容量を２″′とする
と、書き込みサイクルのアドレスＷＡｎに２れを加えた
値をトレースＲＡＭ２２の読み込みサイクルのアドレス
（ＲＡｎ＝２１″＋ＷＡｎ）とする。これによりバスの
読み込みサイクルでは、指定されたバスアドレスの２″
　ビットを読み込み信号で抑制することにより、書き込
み時と同一のメモリ内容をトレースＲＡＭからのみ読み
出すことになる。

第４図は第３図に示した異なるメモリアクセス方式を具
体的に実施するための構成を示すブロック図である。同
図において、４０及び４１はアドレス信号を受けるイン
タフェース回路、４２は上位アドレスＡＨＯ〜ＡＨ３を
デコードするデコーダ、４３は書き込み信号を通過させ
るゲート、４４は読み出し信号を通過させるゲートであ
る。上位アドレスＡＨＯ〜ＡＨ３がオール０の場合、即
ち、アドレス空間が２″の場合は、デコーダ４２の出力
の００００に応答して、書き込み信号通過用のゲート４
３が開き、書き込み信号ＷＲＩＴＥがチップ選択信号Ｃ
８としてトレースＲＡＭ２２に与えられる。このときは
、下位アドレスＡＬＯ〜ＡＬｎが書き込みアドレスとし
てトレースＲＡＭ２２に与えられ、図示しないデータバ
スからバスマスタ識別情報が書き込まれる。一方、上位
アドレスＡＦ（０〜ＡＨ３が１０００である場合、即ち
、アドレス空間が２″＋２”である場合、はデコーダ４
２の出力０００１に応答して読み出し信号通過用のゲー
ト４４が開き、読み出し信号ＲＥＡＤがチップ選択信号
Ｃ８としてトレースＲＡＭ２２に印加される。こうして
、下位アドレスＡＬＯ〜ＡＬｎが読み出しアドレスとし
てトレースＲＡＭ２２に与えられ、そのアドレスに格納
されているバスマスタ識別情報が上記データバスに読み
出される。

第５図は本発明によるトレース機能を持つ共通メモリ装
置の作用を説明する図である。同図において、５１は共
通ＲＡＭ２１を含む共通ＲＡＭ制御回路、５２はトレー
スＲＡＭ２２を含むトレースＲＡＭ制御回路、５３はバ
ス使用権データを通過させるゲートである。バスアドレ
スは共通ＲＡＭ２１とトレースＲＡＭ２２の制御回路５
１及び５２に渡される。バスの書き込みサイクルでは、
バスデータは共通ＲＡＭ２１に入力され、バスの書き込
み要求（ＷＲＩＴＥ）によりゲート５３はバス使用権デ
ータをトレースＲＡＭ２２に入力する。

バスの読み込みサイクルでは、バスの読み込み要求（Ｒ
ＥＡＤ）によりゲート５３はトレースＲＡＭ２２のデー
タをバスに出力できるが、トレースＲＡＭの制御回路は
、第３図及び第４図によって説明した方式を採用してい
るので、共通ＲＡＭ２１に対する書き込み時のアドレス
を指定されてもトレースＲＡＭ２２からデータを出力さ
せない。

共通ＲＡＭ２１については、書き込み時のアドレスを指
定することにより、書き込み時のデータをバスに出・力
する。また、拡張されたＣＭＥＭのアドレス（書き込み
時のアドレスに共通ＲＡＭの容量を加算したアドレス）
を指定すると、共通ＲＡＭ２１はデータを出力しないが
、トレースＲＡＭ２２は第３図及び第４図で説明した方
式を採用しているので、書き込みサイクルで格納したバ
ス使用権データをバスに出力する。

〔実施例〕

第６図は本発明の実施例である。同図において、ＣＰＵ
ボード（ＣＰＵ）６１とＤＭＡモードで動作するＴＯボ
ード（ＣＦ（１０）６２と共通メモリボード（ＣＭＥＭ
）６３で構成されるシステムが示されている。共通メモ
リボード６３に第３図及び第４図で説明した方式を適用
し、バスの調停回路（バスアービタ）６４を有する。共
通メモリボード６３の共通ＲＡＭ６５は１６ＫＢの容量
を有し、バスアドレスの１００００Ｈから１３ＦＦＦＨ
番地を割り当てる。トレースＲＡＭ６６は１６ＫＢの容
量を有し、読み込みサイクルではバスアドレスの１４０
００Ｈから１７ＦＦＦＨ番地のアドレスを割り当てる。

いま、ＣＰＵ６１がＣＨＩＯ６２に対してＤＭＡ転送す
るための１０００番地から１００Ｈバイトの領域を共通
ＲＡＭ６５内のバッファ６８として用意し、そして、Ｃ
ＨＩＯ６２にデータの入力を要求し入力完了まで他の処
理を行うものとする。

この場合、ＣＨＩ０６２はバス使用権が自分に割り当て
られると、共通バス６７を使用して１００００番地から
順次データを書き込む。このときＣＭＥＭ６３では、Ｃ
ＨＩＯ６２からの転送データを共通ＲＡＭ６５に書き込
むと同時に、バスの調停回路６４のバス使用権データ（
ＣＨＩＯを示している）をトレースＲＡＭ６６に書き込
む。このとき、共通ＲＡＭ６５のアドレスとトレースＲ
ＡＭ６６のアドレスは一対−に対応している。

ここでＣＨＩＯ６２が誤って共通ＲＡＭ６５内のデータ
を例えばｌｏｌｏｏＨ番地まで転送すると、１００ＯＯ
Ｈ番地からｌｏｌｏｏＨ番地に対応するトレースＲＡＭ
６６内の使用権データは全てＣＨＩ０６２にバス使用権
があったことを示す。

ところが、ＣＰＵ６１はｌｏｌｏｏＨ番地を作業領域と
して使用しており、以前書き込んだ内容を読み込んで処
理を行ったところ、上述の誤り転送のた緬にＣＰＵ以外
からの書き替えが発生したことがわかる。ＣＰＵ６１側
で、ｌｏｌｏｏＨ番地の内容が異常なためにＣＰＵ以外
からのデータが発生したことが判明した場合、どの処理
が１０１００Ｈ番地の内容を更新したかを知る必要があ
るので、１４１ＯＯＨ番地の内容を共通メモリ（ＣＭＥ
Ｍ）６３内のトレースＲＡＭ６６から読み出す。共通メ
モリ装置（ＣＭＥＭ）６３では、バスの読み込みサイク
ルであるから、トレースＲＡＭ６６からのデータがバス
６７に出力され、ＣＰＵＧ１はｌｏｌｏｏＨ番地を書き
替えたバスマスタ（ＣＨＩＯを示している）を知ること
ができる。

〔発明の効果〕

以上説明したように、本発明によれば共通メモリを使用
するシステムにおいて、何らかの理由により共通メモリ
に異常なデータが書き込まれ、それによって二次的に異
常が発生した場合、二次的異常が検出された時点で、異
常データを書き込んだバスマスタを知ることができるの
で、異常の発生したバスマスえのみの調査に調査範囲を
絞り込ｔ、障害解析の所要時間を短縮できる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明による共通メ
モリアクセストレース方式の作用説明図、第３図及び第
４図は本発明によるＲＥＡＤ／ＷＲＩＴＥのアドレスが
異なるメモリアクセス方式の作用説明図、第５図は本発
明によるトレース機能を持つ共通メモリ装置の作用説明
図、第６図は本発明の実施例による共通メモリアクセス
トレース方式を説明するブロック図である。 図において、１は共通バス、２−１〜２−ｎは複数のバ
スマスタ、３は共通メモリ、４はトレースメモリ、５は
バス調停手段である。 告蕃舅粕恵、３．６−、を機能を持９共通メゝす第５図

Claims (1)

1. 【特許請求の範囲】 １、共通バス（１）に接続された複数のバスマスタ（２
   −１、２−２、・・・２−ｎ）と該共通バスに接続され
   た共通メモリ（３）を有し、該バスマスタの各々から該
   共通メモリをアクセスする構成のシステムにおいて、該
   共通バスの使用権が割り当てられたバスマスタを識別す
   る情報を格納するトレースメモリ４と、該バスマスタか
   ら該共通メモリへの書き込みと同時に該トレースメモリ
   にバス使用権を識別する情報を書き込むバス調停手段（
   ５）とを有し、該共通メモリのアドレスごとに、最後に
   書き込みを行ったバスマスタを該トレースメモリに記憶
   しながら、該共通メモリをアクセスする共通メモリアク
   セストレース方式。 ２、請求項の１に記載の共通メモリアクセストレース方
   式において、書き込みサイクルで該トレースメモリに書
   き込んだ情報を、該書き込みサイクルで指定したアドレ
   スとは異なるアドレスで該トレースメモリから読み出す
   ようにしたことを特徴とするメモリアクセス方式。 ３、請求項の１に記載のトレース方式において、請求項
   の２に記載のメモリアクセス方式を適用し、共通バスの
   使用権が割り当てられたバスマスタ識別情報を格納する
   該トレースメモリは、該共通メモリへのデータ書き込み
   サイクルでは、該共通メモリのアドレスに対応したアド
   レスでバスマスタ識別情報の書き込みが行われ、該バス
   マスタ識別情報を読み出す時は、該共通メモリのデータ
   書き込みサイクルで指定したアドレスに該共通メモリの
   サイズを加えたアドレスを指定して読み込みが行われる
   機構を有する共通メモリ装置。