JPS6381547A - キヤツシユメモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のプロセッサが夫々専用のキャッシュメモリを備え
、主記憶のアクセスを行う装置では、或るプロセッサの
キャッシュメモリを他のプロセッサがアクセスすること
が出来ないため、プロセッサの動作を解析するか、余分
なプロセッサを用意して、障害探索を行う必要があった
が、他のプロセッサが或るプロセッサのキャッシュメモ
リをアクセスすることを可能として、障害探索を容易と
した。

〔産業上の利用分野〕

本発明は複数のプロセッサが共通バスを介して主記憶ア
クセスと相互の通信を行う情報処理装置に係り、特に各
プロセッサが夫々キャッシュメモリを独立に備えている
場合に、キャッシュメモリ内の障害解析を可能とするキ
ャッシュメモリアクセス方式に関する。

専用のキャッシュメモリを備えた複数のプロセッサが、
共通バスを介して主記憶アクセスを行って与えられたジ
ョブを遂行する、例えばオフィスコンピュータの如き情
報処理装置が多くなってきている。

ところで、キャッシュメモリを備えたプロセッサは、デ
ータを読出す場合主記憶をアクセスするアドレスを送出
し、キャッシュメモリに該当するアドレスがあれば、キ
ャッシュメモリよりデータが読出され、該当しなければ
キャッシュメモリが主記憶からデータを取り込み、しか
る後このデータが読出されてプロセッサに供給される。

又、主記憶にデータを書込む場合も同様で、−旦キャッ
シュメモリにデータが書込まれ、その都度主記憶にキャ
ッシュメモリから書込まれるか、或る程度まとまってか
ら書込まれている。

従って、主記憶に存在するデータが、常に各キャッシュ
メモリ内のデータと一致しているという保証は無い。こ
のため、或るプロセッサのキャッシュメモリか、そのア
クセス機構に障害が発生した時、その内容が読取れるこ
とが必要である。

〔従来の技術〕

第３図は従来の技術を説明するブロック図である。

キャッシュメモリ２を備えたプロセッサ３は■を経てキ
ャッシュメモリ２にアドレスを送出し、■を経てデータ
の授受を行う。キャッシュメモリ２に存在しないデータ
は、キャッシュメモリ２が■を経てアドレスバス６にア
ドレスを送出し、■を介しデータバス７を使用して、主
記憶１をアクセスして取り込み、プロセッサ３に送出す
る。

又キャッシュメモリ２に書込まれたデータは、その都度
又は或る程度まとまった時点で、キャッシュメモリ２が
主記憶１をアクセスして書込む。

又、同様にキャッシュメモリ４を備えたプロセッサ５は
キャッシュメモリ４とデータの授受を行い、キャッシュ
メモリ４に存在しないデータは、キャッシュメモリ４が
アドレスバス６とデータバス７を使用して、主記憶１を
アクセスして取り込み、キャッシュメモリ４に書込まれ
たデータは、その都度又は或る程度まとまった時点で、
キャッシュメモリ４が主記憶１をアクセスして書込む。

第４図は従来のキャッシュメモリの一例を示すブロック
図である。

キャッシュメモリ２及び４は第４図に示す如き構成で、
その動作をキャッシュメモリ２に付いて説明する。

プロセッサ３が主記憶１のデータを読出す場合、■を経
て入力するプロセッサ３からの読出しアドレスを、レシ
ーバ１８がアドレス出力レジスタ１２とタグメモリ２０
とバッファメモリ２１及び比較回路２２に送出する。

タグメモリ２０から読出されたアドレスとレシーバ１８
が送出するアドレスが比較回路２２に入り、一致すれば
ヒツト信号と読出しアドレスであることが制御回路２３
に入り、バッファメモリ２１にイネーブル信号が送出さ
れ、レシーバ１８が送出したアドレスで、バッファメモ
リ２１から読出されたデータが、■を経てプロセッサ３
に送出される。

比較回路２２で一致せず、ミスヒツト信号と読出しアド
レスであることが制御回路２３に入力すると、制御回路
２３はドライバ８にイネーブル信号を送出し、アドレス
出力レジスタ１２に格納されたアドレスを■を経てアド
レスバス６に送出する。主記憶１から読出されたデータ
は■を経てレシーバ１１を介し、リードデータレジスタ
１５に格納される。

制御回路２３はタグメモリ２０にアドレスを書込むと共
に、ドライバ１７をイネーブルとしてバッファメモリ２
１にデータを書込み、同時に■を経てプロセッサ３にデ
ータを送出する。

プロセッサ３がデータを書込む場合、書込みアドレスが
レシーバ１８を経てタグメモリ２０とバラフアメモリ２
１とアドレス出力レジスタ１２及び比較回路２２に入る
。タグメモリ２０はデータの書込まれたことを記録し、
バッファメモリ２１は■から入るデータを書込み、ライ
トデータレジスタ１４はレシーバ１６が送出するデータ
を格納する。

制御回路２３はバスの使用状態を監視しており、主記憶
１のアクセスが可能となると、ドライバ８をイネーブル
としてアドレス出力レジスタ１２のアドレスを送出させ
、ドライバ１０をイネーブルとしてライトデータレジス
タ１４のデータを■を経てデータバス７に送出する。

プロセッサ３がプロセッサ５のレジスタ等の書込み／読
出しを行う場合、主記憶１以外のアドレスを送出する。

制御回路２３は比較回路２２から入るミスヒツト信号と
主記憶以外の書込みアドレスであることが入力すると、
ドライバ８と１０をイネーブルとし、プロセッサ３が送
出するアドレスを■からアドレスバス６に、データを■
からデータバス７に送出する。

又、プロセッサ５から■を経て入力するアドレスはレシ
ーバ９を経てアドレス入力レジスタ１３に入り、ドライ
バ１９を経て■からプロセッサ３に送出される。制御回
路２３はアドレス入力レジスタ１３が送出する主記憶以
外のアドレスが書込みアドレスの時、■から入すレシー
バ１６を経てライトデータレジスタ１４に格納されたデ
ータを、ドライバ１０をイネーブルとして■に送出し、
読出しアドレスの時、レシーバ１１を経てリードデータ
レジスタ１５に格納されたデータを、ドライバ１７をイ
ネーブルとして■に送出する。

〔発明が解決しようとする問題点〕

従来、プロセッサ３はキャッシュメモリ４のアドレスを
指示する手段を持たないため、その内容を読取ることが
出来ず、又同様にプロセッサ５がキャッシュメモリ２の
内容を読取ることは出来ない。従って、従来は例えばキ
ャッシュメモリ２の内部で障害が発生した場合、プロセ
ッサ３の動作が異常となることで検出するか、保守用の
サービスプロセッサを設けて検出していた。

しかし、プロセッサ３の異常でキャッシュメモリ２の障
害内容を検索するには、プロセッサ３の動作を解析する
しかなく、様々な状態の再現による回路の動作チェック
は困難であるという問題がある。

又サービスプロセッサを接続してキャッシュメモリ２の
アクセスを可能とした場合、余分なプロセッサを設ける
必要があり、高価となるという問題がある。

〔問題点を解決するための手段〕

第１図は本発明の一実施例を示す回路のブロック図であ
る。

プロセッサ５はアドレスレジスタ２６のアドレスを送出
し、デコーダ２５がこのアドレスをデコードしてアドレ
スレジスタ２６をイネーブルとする。

プロセッサ５は同時にキャッシュメモリ２４のアドレス
を送出し、アドレスレジスタ２Ｇはこのアドレスを取り
込む。従って、アドレスレジスタ２６が指示するアドレ
スでキャッシュメモリ２４の内容が読出され、プロセッ
サ５はこの内容を解析することで、キャッシュメモリ２
４の障害状況をチェックすることが出来る。

又、必要に応じてプロセッサ５はアドレスレジスタ２６
にアドレスを格納して、キャッシュメモリ２４にデータ
を書込んで障害チェックを行うことも出来る。

又、キャッシュメモリ２９の場合は、プロセ、７す３が
アドレスレジスタ２８のアドレスを送出し、デコーダ２
７がこのアドレスをデコードしてアドレスレジスタ２８
をイネーブルとし、上記同様にプロセッサ３がキャッシ
ュメモリ２９のアドレスをアドレスレジスタ２８に格納
することで、キャッシュメモリ２９の内容を読取って解
析し、又はデータを書込んで障害状況をチェックする。

〔作用〕

プロセッサ３はデコーダ２７にアドレスレジスタ２８の
アドレスをデコードさせ、アドレスレジスタ２８にキャ
ッシュメモリ２９のアドレスを格納することで、キャッ
シュメモリ２９の読出し／書込みを可能とし、プロセッ
サ５はデコーダ２５にアドレスレジスタ２６のアドレス
をデコードさせ、アドレスレジスタ２６にキャッシュメ
モリ２４のアドレスを格納することで、キャッシュメモ
ＩＪ２４の読出し／書込みを可能とするため、余分なプ
ロセッサを設ける必要が無く、且つキャッシュメモリを
直接読出し／書込みするため、障害状況の解析も容易と
することが出来る。

〔実施例〕

第２図は本発明のキャッシュメモリの一例を示すブロッ
ク図である。

第２図は第４図にマルチプレクサ３０を追加したもので
、第１図キャッシュメモリ２４と２９は同一構成である
。

第１図において、プロセッサ３はオペレータの指示によ
り、プロセッサ５のレジスタ等をアクセスする際と同様
に、■を経てアドレスレジスタ２８のアドレスを送出す
る。

キャッシュメモリ２４の制御回路２３は第４図で説明し
た如く、主記憶１以外のアドレスであるため、レシーバ
１８、アドレス出力レジスタ１２を経て、プロセッサ３
が送出するアドレスを、ドライバ８をイネーブルとし、
■を経てアドレスバス６に送出する。

又、■からレシーバ１６、ライトデータレジスタ１４を
経て、プロセッサ３が送出するキャッシュメモリ２９に
対する読出し用アドレスを、ドライバ１０をイネーブル
とし、■を経てデータバス７に送出する。

主記憶１はアドレスレジスタ２８のアドレスを持ってい
ないため動作せず、キャッシュメモリ２９に対するアド
レスを取り込むことはしない。

デコーダ２７はアドレスバス６から入るアドレスレジス
タ２８のアドレスをデコードし、アドレスレジスタ２８
をイネーブルとする。

従って、アドレスレジスタ２８はデータバス７から入る
キャッシュメモリ２９のアドレスを取り込み、キャッシ
ュメモリ２９に送出する。

アドレスレジスタ２８が送出するアドレスは■を経てマ
ルチプレクサ３０に入る。制御回路２３はアドレス入力
レジスタ１３を経て人力するアドレスレジスタ２８用の
アドレスにより、マルチプレクサ３０を切替え、■から
入る読出し用のアドレスをバッファメモリ２１に送出す
る。

従って、バッファメモリ２１から読出されたデータはレ
シーバ１６を経てライトデータレジスタ１４に格納され
、制御回路２３がイネーブルとしたドライバ１０により
、■を経てデータバス７に送出される。

データバス７を経てキャッシュメモリ２４の■を経て、
レシーバ１１を介しリードデータレジスタ１５に格納さ
れたキャッシュメモリ２９から読出されたデータは、ド
ライバ１７により■を経てプロセッサ３に送出される。

プロセッサ３は内蔵する図示省略したレジスタにこのデ
ータを格納する。そして、プロセッサ３は必要に応じこ
のデータをキャッシュメモリ２４を介して、主記憶１に
転送し記憶させる。

プロセッサ３は必要に応じて、キャッシュメモリ２９に
データを書込む場合、アクセスレジスタ２８のアドレス
を送出すると共に、上記同様にキャッシュメモリ２９に
対する書込用アドレスを送出し、続いて■を経て書込み
データを送出する。

キャッシュメモリ２４は上記同様アドレスレジスタ２８
のアドレスはヒツトしないため、この書込みデータをデ
ータ・バス７に送出する。

キャッシュメモリ２９の制御回路２３は■を経て人力す
るアドレスをマルチプレクサ３０を切替えてバッファメ
モリ２１に送出し、■からレシーバ１１、リードデータ
レジスタ１５を経て入るデータを、ドライバ１７をイネ
ーブルとしてバッファメモリ２１に送出する。

従って、プロセッサ３はキャッシュメモリ２９にデータ
を書込むことが出来る。

プロセッサ５がキャッシュメモリ２９を介してキャッシ
ュメモリ２４のデータを読取る場合やキャソシュメモリ
２４にデータを書込む場合も上記と同様に、デコーダ２
５にアドレスレジスタ２６のアト゛レスをデコードさせ
、キャッシュメモリ２４のアドレスをアドレスレジスタ
２６に送出することで、実施することが出来る。

〔発明の効果〕

以上説明した如（、本発明は他のプロセッサが或るプロ
セッサ専用のキャッシュメモリをアクセスすることが可
能なため、障害発生のプロセッサやそのキャッシュメモ
リの状態を調べることが可能となり、余分なプロセッサ
を用いることなく、信頼性の高い装置を提供することが
出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、 第２図は本発明のキャッシュメモリの一例を示すブロッ
ク図、 第３図は従来の技術を説明するブロック図、第４図は従
来のキャッシュメモリの一例を示すブロック図である。 図において、 １は主記憶、 ２．４．２４．２９はキャッシュメモリ、３．５はプロ
セッサ、　　６はアドレスバス、７はデータバス、　　
８．１０．１７．１９はドライバ、〜　　９．１１，１
６．１８はレシーバ、１２はアドレス出力レジスタ、 １３はアドレス入力レジスタ、 １４はライトデータレジスタ、 １５はリードデータレジスタ、 ２０はタグメモリ、　　２１はバッファメモリ、２２は
比較回路、　　　２３は制御回路、２５．２７はデコー
ダ、　２６．２８はアドレスレジスタ、３０はマルチプ
レクサである。 本＃明・の−賞麹仔Ｕを示す回７各のブロック図篤１　
回

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサ（３）（５）が夫々専用のキャッシュ
   メモリ（２４）（２９）を介し、共通バスを経て主記憶
   （１）をアクセスする装置において、 該主記憶（１）とは異なるアドレスによりアクセスされ
   、或るプロセッサ（５）専用のキャッシュメモリ（２９
   ）のアドレスを他のプロセッサ（３）により格納される
   アドレスレジスタ（２８）と、 該アドレスレジスタ（２８）のアドレスをデコードして
   該アドレスレジスタ（２８）をイネーブルとするデコー
   ダ（２７）と、 前記主記憶（１）とは異なるアドレスにより、前記アド
   レスレジスタ（２８）が送出するアドレスを取り込むキ
   ャッシュメモリ（２９）とを設け、 他のプロセッサ（３）が前記アドレスレジスタ（２８）
   のアドレスを送出し、該アドレスレジスタ（２８）に前
   記或るプロセッサ（５）のキャッシュメモリ（２９）の
   アドレスを格納することにより、該或るプロセッサ（５
   ）のキャッシュメモリ（２９）の読出し／書込みを行う
   ことを特徴とするキャッシュメモリアクセス方式。