JP2837522B2 - 入出力命令制御方式 - Google Patents
入出力命令制御方式Info
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Description
【発明の詳細な説明】 〔概要〕 プロセッサモジュールとアダプタ等の入出力処理装置
とを備えるとともに、プロセッサモジュールのデータ処
理部が、入出力処理装置に対して、メインメモリのアド
レス空間と同一空間にマッピングされる入出力命令を発
行していく構成を採るデータ処理システムにおいての入
出力命令制御方式に関し、 誤った入出力命令の発行を防止できるようにすること
を目的とし、 データ処理部が、発行する入出力命令の空きのデータ
部分の対となる複数組のビット対に、規定の論理情報を
割り付けるよう構成するとともに、プロセッサモジュー
ル又は入出力処理装置のいずれか一方が、この論理情報
を検出する検査手段を備えるよう構成し、検査手段に従
って、発行された入出力命令のデータ部分に割り付けら
れる論理情報の不成立が検出されるときには、データ処
理部より発行された入出力命令を無効なものとして処理
していくよう構成する。
とを備えるとともに、プロセッサモジュールのデータ処
理部が、入出力処理装置に対して、メインメモリのアド
レス空間と同一空間にマッピングされる入出力命令を発
行していく構成を採るデータ処理システムにおいての入
出力命令制御方式に関し、 誤った入出力命令の発行を防止できるようにすること
を目的とし、 データ処理部が、発行する入出力命令の空きのデータ
部分の対となる複数組のビット対に、規定の論理情報を
割り付けるよう構成するとともに、プロセッサモジュー
ル又は入出力処理装置のいずれか一方が、この論理情報
を検出する検査手段を備えるよう構成し、検査手段に従
って、発行された入出力命令のデータ部分に割り付けら
れる論理情報の不成立が検出されるときには、データ処
理部より発行された入出力命令を無効なものとして処理
していくよう構成する。
本発明は、プロセッサモジュールとアダプタ等の入出
力処理装置とを備えるとともに、プロセッサモジュール
のデータ処理部が、入出力処理装置に対して、メインメ
モリのアドレス空間と同一空間にマッピングされる入出
力命令を発行していく構成を採るデータ処理システムに
おいての入出力命令制御方式に関し、特に、誤った入出
力命令の発行を防止できるようにする入出力命令制御方
式に関するものである。
力処理装置とを備えるとともに、プロセッサモジュール
のデータ処理部が、入出力処理装置に対して、メインメ
モリのアドレス空間と同一空間にマッピングされる入出
力命令を発行していく構成を採るデータ処理システムに
おいての入出力命令制御方式に関し、特に、誤った入出
力命令の発行を防止できるようにする入出力命令制御方
式に関するものである。
データ処理システムでは、デバイスとの接続を処理す
るアダプタに対して、入出力命令を発行していくことに
なるが、誤ったデータ処理が実行されないようにするた
めにも、誤った入出力命令が発行されないようにする構
成を採っていく必要がある。特に、近年、システムダウ
ンの防止や24時間運転を可能にするために、マルチプロ
セッサ構成を採るデータ処理システムが普及しつつある
が、このようなデータ処理システムでは、アダプタに対
して誤った入出力命令が発行されてしまうようなことが
起こると、その影響が発行元のプロセッサモジュールに
止まらないで、他のプロセッサモジュールにも波及して
しまうという深刻な事態を招くことから、この誤った入
出力命令の発行防止の手段を備えていくことは不可欠な
ことなのである。
るアダプタに対して、入出力命令を発行していくことに
なるが、誤ったデータ処理が実行されないようにするた
めにも、誤った入出力命令が発行されないようにする構
成を採っていく必要がある。特に、近年、システムダウ
ンの防止や24時間運転を可能にするために、マルチプロ
セッサ構成を採るデータ処理システムが普及しつつある
が、このようなデータ処理システムでは、アダプタに対
して誤った入出力命令が発行されてしまうようなことが
起こると、その影響が発行元のプロセッサモジュールに
止まらないで、他のプロセッサモジュールにも波及して
しまうという深刻な事態を招くことから、この誤った入
出力命令の発行防止の手段を備えていくことは不可欠な
ことなのである。
大型の汎用のデータ処理システムでは、メインメモリ
に対しての書込命令は、メインメモリしかアクセスしな
いようになっているのに対して、広く普及しているマイ
クロプロセッサベースのデータ処理システムでは、メイ
ンメモリのアドレス空間と同一空間に、ハードウェア機
構のレジスタのアドレス情報や入出力命令の発行先のア
ドレス情報をマッピングしていく構成を採っている。
に対しての書込命令は、メインメモリしかアクセスしな
いようになっているのに対して、広く普及しているマイ
クロプロセッサベースのデータ処理システムでは、メイ
ンメモリのアドレス空間と同一空間に、ハードウェア機
構のレジスタのアドレス情報や入出力命令の発行先のア
ドレス情報をマッピングしていく構成を採っている。
従来、このようなアドレス空間の指定方法を採るマイ
クロプロセッサベースのデータ処理システムでは、シス
テムの簡略化を図るために、発行された入出力命令につ
いては何らチェックを行わずに、そのままアダプタに対
して発行していくという構成を採っていた。
クロプロセッサベースのデータ処理システムでは、シス
テムの簡略化を図るために、発行された入出力命令につ
いては何らチェックを行わずに、そのままアダプタに対
して発行していくという構成を採っていた。
しかしながら、このような従来技術のマイクロプロセ
ッサベースのデータ処理システムを用いていると、ソフ
トウェアのバグにより、メインメモリへの書込命令が入
出力命令に間違われることが起こり、これがために、メ
インメモリへの書込データが入出力命令に従ってアダプ
タに転送されてしまうことになるという問題点があっ
た。マイクロプロセッサベースのデータ処理システムを
用いてマルチプロセッサ構成のデータ処理システムを構
築していく場合、このような誤った入出力命令の実行
は、その影響が発行元のプロセッサモジュールに止まら
ないで他のプロセッサモジュールにも波及してしまい、
極めて深刻な事態を招くことになる。これから、従来技
術に従っているならば、24時間の無人運転を要求される
ようなデータ処理については、マイクロプロセッサベー
スのデータ処理システムを適用していくことができない
という問題点があったのである。
ッサベースのデータ処理システムを用いていると、ソフ
トウェアのバグにより、メインメモリへの書込命令が入
出力命令に間違われることが起こり、これがために、メ
インメモリへの書込データが入出力命令に従ってアダプ
タに転送されてしまうことになるという問題点があっ
た。マイクロプロセッサベースのデータ処理システムを
用いてマルチプロセッサ構成のデータ処理システムを構
築していく場合、このような誤った入出力命令の実行
は、その影響が発行元のプロセッサモジュールに止まら
ないで他のプロセッサモジュールにも波及してしまい、
極めて深刻な事態を招くことになる。これから、従来技
術に従っているならば、24時間の無人運転を要求される
ようなデータ処理については、マイクロプロセッサベー
スのデータ処理システムを適用していくことができない
という問題点があったのである。
本発明はかかる事情に鑑みてなされたものであって、
プロセッサモジュールとアダプタ等の入出力処理装置と
を備えるとともに、プロセッサモジュールのデータ処理
部が、入出力処理装置に対して、メインメモリのアドレ
ス空間と同一空間にマッピングされる入出力命令を発行
していく構成を採るデータ処理システムにおいて、誤っ
た入出力命令の発行を防止できるようにする新たな入出
力命令制御方式の提供を目的とするものである。
プロセッサモジュールとアダプタ等の入出力処理装置と
を備えるとともに、プロセッサモジュールのデータ処理
部が、入出力処理装置に対して、メインメモリのアドレ
ス空間と同一空間にマッピングされる入出力命令を発行
していく構成を採るデータ処理システムにおいて、誤っ
た入出力命令の発行を防止できるようにする新たな入出
力命令制御方式の提供を目的とするものである。
第１図は本発明の原理構成図である。
図中、１はプロセッサモジュール、２はアダプタやチ
ャネル等のような入出力処理装置である。
ャネル等のような入出力処理装置である。
プロセッサモジュール１は、データ処理を実行するデ
ータ処理部10と、データ処理部10のデータ処理の実行の
ために必要となるデータを展開するメインメモリ11と、
入出力処理装置２との間に設けられるI/Oバスとのイン
タフェース処理を実行するバス制御回路12を備えること
で、入出力処理装置２との間のインタフェース処理を実
行するバス制御部13と、バス制御回路12に入出力命令の
アドレス情報を転送するアドレスバス14と、バス制御回
路12に入出力命令のデータ情報を転送するデータバス15
とを備える。また、入出力処理装置２は、プロセッサモ
ジュール１との間のインタフェース処理を実行するバス
制御部20を備える。
ータ処理部10と、データ処理部10のデータ処理の実行の
ために必要となるデータを展開するメインメモリ11と、
入出力処理装置２との間に設けられるI/Oバスとのイン
タフェース処理を実行するバス制御回路12を備えること
で、入出力処理装置２との間のインタフェース処理を実
行するバス制御部13と、バス制御回路12に入出力命令の
アドレス情報を転送するアドレスバス14と、バス制御回
路12に入出力命令のデータ情報を転送するデータバス15
とを備える。また、入出力処理装置２は、プロセッサモ
ジュール１との間のインタフェース処理を実行するバス
制御部20を備える。
そして、プロセッサモジュール１のバス制御部13か入
出力処理装置２のバス制御部20のいずれか一方は、デー
タ処理部10から送られてくる入出力命令の空きのデータ
部分の対となる複数組のビット対に割り付けられる規定
の論理情報の成立・不成立を検出する検査手段16を備え
るよう構成される。
出力処理装置２のバス制御部20のいずれか一方は、デー
タ処理部10から送られてくる入出力命令の空きのデータ
部分の対となる複数組のビット対に割り付けられる規定
の論理情報の成立・不成立を検出する検査手段16を備え
るよう構成される。
〔作用〕 本発明では、データ処理部10は、バス制御部13に対し
て入出力命令を発行するときには、その入出力命令の空
きのデータ部分の対となる複数組のビット対に、例えば
互いに反転形式となるビットデータ等を割り付けること
で、規定の論理情報を割り付けるよう処理する。
て入出力命令を発行するときには、その入出力命令の空
きのデータ部分の対となる複数組のビット対に、例えば
互いに反転形式となるビットデータ等を割り付けること
で、規定の論理情報を割り付けるよう処理する。
検査手段16は、データ処理部10からの入出力命令を受
け取ると、送られてきた入出力命令の空きのデータ部分
を参照することで、データ処理部10により割り付けられ
た論理情報が成立しているのか否かを判断する。そし
て、バス制御部13,20は、この検査手段16の判断によ
り、規定の論理情報の成立してない入出力命令であると
判断されるときには、メインメモリ11に対してのアクセ
ス要求が誤って入出力命令として発行されてきたものと
判断して、その入出力命令を無効なものとして扱うよう
処理する。
け取ると、送られてきた入出力命令の空きのデータ部分
を参照することで、データ処理部10により割り付けられ
た論理情報が成立しているのか否かを判断する。そし
て、バス制御部13,20は、この検査手段16の判断によ
り、規定の論理情報の成立してない入出力命令であると
判断されるときには、メインメモリ11に対してのアクセ
ス要求が誤って入出力命令として発行されてきたものと
判断して、その入出力命令を無効なものとして扱うよう
処理する。
このようにして、本発明では、メインメモリ11のアド
レス空間と同一空間にマッピングされる入出力命令を発
行する構成を採るデータ処理システムにおいて、誤った
入出力命令の発行を防げるようになるので、このような
データ処理システムに従って、24時間運転を実行するよ
うなマルチプロセッサ構成のデータ処理システムを構築
できるようになるのである。
レス空間と同一空間にマッピングされる入出力命令を発
行する構成を採るデータ処理システムにおいて、誤った
入出力命令の発行を防げるようになるので、このような
データ処理システムに従って、24時間運転を実行するよ
うなマルチプロセッサ構成のデータ処理システムを構築
できるようになるのである。
以下、実施例に従って本発明を詳細に説明する。
第２図に、本発明を適用するのに好適なデータ処理シ
ステムのシステム構成を図示する。この図に示すよう
に、本発明を適用するのに好適なデータ処理システム
は、24時間運転を実現するために、システム構成的には
ルーズリイ・カップルド・マルチプロセッサ構成が採ら
れて、すべてのシステム構成機器が二重化されて構成さ
れることになる。すなわち、CPUとメインメモリとを備
えて各々が独立したコンピュータとして動作するととも
に、メインメモリのアドレス空間と同一の空間にマッピ
ングされる入出力命令を発行する構成を採る複数のプロ
セッサモジュール30と、プロセッサモジュール30間のデ
ータ情報の授受のために備えられる複数の共有メモリ31
と、プロセッサモジュール30と共有メモリ31とを接続す
る二重化構成のSSバス32と、SSバス32を集中制御するバ
スハンドラ33と、デバイス34（回線切換器35等を含む）
の接続のために備えられる二重化構成のアダプタ36と、
プロセッサモジュール30とアダプタ36とを接続する二重
化構成のI/Oバス37と、I/Oバス37を集中制御するバスハ
ンドラ38とを備えるよう構成されるのである。
ステムのシステム構成を図示する。この図に示すよう
に、本発明を適用するのに好適なデータ処理システム
は、24時間運転を実現するために、システム構成的には
ルーズリイ・カップルド・マルチプロセッサ構成が採ら
れて、すべてのシステム構成機器が二重化されて構成さ
れることになる。すなわち、CPUとメインメモリとを備
えて各々が独立したコンピュータとして動作するととも
に、メインメモリのアドレス空間と同一の空間にマッピ
ングされる入出力命令を発行する構成を採る複数のプロ
セッサモジュール30と、プロセッサモジュール30間のデ
ータ情報の授受のために備えられる複数の共有メモリ31
と、プロセッサモジュール30と共有メモリ31とを接続す
る二重化構成のSSバス32と、SSバス32を集中制御するバ
スハンドラ33と、デバイス34（回線切換器35等を含む）
の接続のために備えられる二重化構成のアダプタ36と、
プロセッサモジュール30とアダプタ36とを接続する二重
化構成のI/Oバス37と、I/Oバス37を集中制御するバスハ
ンドラ38とを備えるよう構成されるのである。
第３図に、このプロセッサモジュール30の詳細な一実
施例を図示する。図中、300はCPU、301はメインメモ
リ、302はバス制御回路、303はバス制御部、304はアド
レスバス、305はデータバス、306は第１図の検査手段16
に相当する比較器である。
施例を図示する。図中、300はCPU、301はメインメモ
リ、302はバス制御回路、303はバス制御部、304はアド
レスバス、305はデータバス、306は第１図の検査手段16
に相当する比較器である。
第１図でも説明したように、本発明では、データ処理
機能を実行するソフトウェアの指示に従って、CPU300
は、バス制御部303に対して入出力命令を発行するとき
に、その入出力命令の空きのデータ部分の対となる複数
のビット対に、規定の論理情報を割り付けるよう処理す
るものである。すなわち、CPU300は、第４図（ａ）に示
すように、アドレスバス304を介してバス制御部303に対
して、入出力命令であることを表示するI/Oコードと、
入出力命令の発行先となるアダプタ36のモジュール番号
を指定するアダプタ番号コードと、入出力命令の処理対
象となるデバイス34のモジュール番号を指定するデバイ
ス番号コードと、入出力命令のオペランドを表示するオ
ペコードとからなる入出力命令のアドレス情報を送出す
るとともに、第４図（ｂ）に示すように、データバス30
5を介してバス制御部303に対して、パラメータとして渡
す入出力命令のデータ情報を送出することになるが、こ
の送出するデータ情報の空きの部分に、第５図に示すよ
うに、例えば、ビット対のビットデータが互いに反転形
式となるような論理情報を割り付けていくよう処理する
のである。
機能を実行するソフトウェアの指示に従って、CPU300
は、バス制御部303に対して入出力命令を発行するとき
に、その入出力命令の空きのデータ部分の対となる複数
のビット対に、規定の論理情報を割り付けるよう処理す
るものである。すなわち、CPU300は、第４図（ａ）に示
すように、アドレスバス304を介してバス制御部303に対
して、入出力命令であることを表示するI/Oコードと、
入出力命令の発行先となるアダプタ36のモジュール番号
を指定するアダプタ番号コードと、入出力命令の処理対
象となるデバイス34のモジュール番号を指定するデバイ
ス番号コードと、入出力命令のオペランドを表示するオ
ペコードとからなる入出力命令のアドレス情報を送出す
るとともに、第４図（ｂ）に示すように、データバス30
5を介してバス制御部303に対して、パラメータとして渡
す入出力命令のデータ情報を送出することになるが、こ
の送出するデータ情報の空きの部分に、第５図に示すよ
うに、例えば、ビット対のビットデータが互いに反転形
式となるような論理情報を割り付けていくよう処理する
のである。
比較器306は、データバス305を介して送られてくる入
出力命令のデータ情報を受け取ると、論理情報の割り付
けられている対をなすビットデータを比較していくこと
で、入出力命令に割り付けられた論理情報が成立してい
るか否かを判断する。すなわち、比較器306は、入出力
命令に対してビット対のビットデータが互いに反転形式
となるような論理情報が割り付けられているときには、
受け取った入出力命令のデータ情報のビット対のビット
データを参照することで、すべてのビット対のビットデ
ータが反転形式となっているか否かを判断するのであ
る。
出力命令のデータ情報を受け取ると、論理情報の割り付
けられている対をなすビットデータを比較していくこと
で、入出力命令に割り付けられた論理情報が成立してい
るか否かを判断する。すなわち、比較器306は、入出力
命令に対してビット対のビットデータが互いに反転形式
となるような論理情報が割り付けられているときには、
受け取った入出力命令のデータ情報のビット対のビット
データを参照することで、すべてのビット対のビットデ
ータが反転形式となっているか否かを判断するのであ
る。
そして、バス制御回路302は、この比較器306の検出結
果を受けて、規定の論理情報の成立していない入出力命
令であると判断されるときには、アドレスバス304を介
して送られてくる入出力命令のアドレス情報が入出力命
令であることを表すI/Oコードを表示していても、メイ
ンメモリ301に対してのアクセス要求が誤って入出力命
令として発行されてきたものと判断して、その入出力命
令を無効なものとして扱うよう処理していくことで、誤
った入出力命令をアダプタ36に対して発行していかない
ように処理していく。
果を受けて、規定の論理情報の成立していない入出力命
令であると判断されるときには、アドレスバス304を介
して送られてくる入出力命令のアドレス情報が入出力命
令であることを表すI/Oコードを表示していても、メイ
ンメモリ301に対してのアクセス要求が誤って入出力命
令として発行されてきたものと判断して、その入出力命
令を無効なものとして扱うよう処理していくことで、誤
った入出力命令をアダプタ36に対して発行していかない
ように処理していく。
この処理に従い、アダプタ36に対しての誤った入出力
命令の発行を防止できるので、誤った書込データの影響
を他のプロセッサモジュール30に対して波及させないで
済むようになる。そして、この処理にあって、誤った入
出力命令であるか否かの判断をビット対に割り付けられ
る論理情報により判断するので、偶然性を排除して誤っ
た入出力命令の発行の検出を確実に実行できるのであ
る。
命令の発行を防止できるので、誤った書込データの影響
を他のプロセッサモジュール30に対して波及させないで
済むようになる。そして、この処理にあって、誤った入
出力命令であるか否かの判断をビット対に割り付けられ
る論理情報により判断するので、偶然性を排除して誤っ
た入出力命令の発行の検出を確実に実行できるのであ
る。
図示実施例について説明したが、本発明はこれに限定
されるものではない。例えば、実施例では、比較器306
をプロセッサモジュール30側に実装するものを開示した
が、本発明はこれに限定されるものではなく、アダプタ
36側に実装するものであってもよいのである。
されるものではない。例えば、実施例では、比較器306
をプロセッサモジュール30側に実装するものを開示した
が、本発明はこれに限定されるものではなく、アダプタ
36側に実装するものであってもよいのである。
以上説明したように、本発明によれば、メインメモリ
のアドレス空間と同一空間にマッピングされる入出力命
令を発行する構成を採るデータ処理システムにおいて、
誤った入出力命令の発行を確実に防げるようになる。こ
れから、メインメモリのアドレス空間と同一空間にマッ
ピングされる入出力命令を発行する構成を採るデータ処
理システムを用いて、24時間運転を実行するようなマル
チプロセッサ構成のデータ処理システムを構築できるよ
うになるのである。
のアドレス空間と同一空間にマッピングされる入出力命
令を発行する構成を採るデータ処理システムにおいて、
誤った入出力命令の発行を確実に防げるようになる。こ
れから、メインメモリのアドレス空間と同一空間にマッ
ピングされる入出力命令を発行する構成を採るデータ処
理システムを用いて、24時間運転を実行するようなマル
チプロセッサ構成のデータ処理システムを構築できるよ
うになるのである。
【図面の簡単な説明】 第１図は本発明の原理構成図、 第２図は本発明を適用するのに好適なデータ処理システ
ムの説明図、 第３図は本発明を具備するプロセッサモジュールの一実
施例、 第４図は入出力命令のデータ形式の説明図、 第５図は本発明が発行する入出力命令のデータ形式の説
明図である。 図中、１はプロセッサモジュール、２は入出力処理装
置、10はデータ処理部、11はメインメモリ、12はバス制
御回路、13はバス制御部、14はアドレスバス、15はデー
タバス、16は検査手段、20はバス制御部である。
ムの説明図、 第３図は本発明を具備するプロセッサモジュールの一実
施例、 第４図は入出力命令のデータ形式の説明図、 第５図は本発明が発行する入出力命令のデータ形式の説
明図である。 図中、１はプロセッサモジュール、２は入出力処理装
置、10はデータ処理部、11はメインメモリ、12はバス制
御回路、13はバス制御部、14はアドレスバス、15はデー
タバス、16は検査手段、20はバス制御部である。
Claims (2)
- 【請求項１】データ処理部（10）とメインメモリ（11）
とを備えるプロセッサモジュール（１）と、該データ処
理部（10）の発行する入出力命令に従ってデバイスとの
データの授受を実行する入出力処理装置（２）とを備え
るとともに、該データ処理部（10）が、入出力処理装置
（２）に対して、メインメモリ（11）のアドレス空間と
同一空間にマッピングされるアドレス情報に従う入出力
命令を発行していくよう処理するデータ処理システムに
おいて、 上記データ処理部（10）が、発行する入出力命令の空き
のデータ部分の対となる複数組のビット対に、規定の論
理情報を割り付けるよう構成するとともに、 プロセッサモジュール（１）又は入出力処理装置（２）
のいずれか一方が、上記論理情報を検出する検査手段
（16）を備えるよう構成し、 該検査手段（16）に従って、発行された入出力命令のデ
ータ部分に割り付けられる上記論理情報の不成立が検出
されるときには、該入出力命令を無効なものとして処理
していくことを、 特徴とする入出力命令制御方式。 - 【請求項２】請求項（１）記載の入出力命令制御方式に
おいて、 入出力命令のデータ部分に割り付けられる論理情報が、
対をなすビットデータ間での反転形式の論理関係を規定
するもので構成されてなることを、 特徴とする入出力命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19691790A JP2837522B2 (ja) | 1990-07-25 | 1990-07-25 | 入出力命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19691790A JP2837522B2 (ja) | 1990-07-25 | 1990-07-25 | 入出力命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0481959A JPH0481959A (ja) | 1992-03-16 |
| JP2837522B2 true JP2837522B2 (ja) | 1998-12-16 |
Family
ID=16365815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19691790A Expired - Fee Related JP2837522B2 (ja) | 1990-07-25 | 1990-07-25 | 入出力命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2837522B2 (ja) |
-
1990
- 1990-07-25 JP JP19691790A patent/JP2837522B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0481959A (ja) | 1992-03-16 |
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