JP2575828B2

JP2575828B2 - 割込み制御方式

Info

Publication number: JP2575828B2
Application number: JP63177153A
Authority: JP
Inventors: 周一郎石垣; 光男諸橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-18
Filing date: 1988-07-18
Publication date: 1997-01-29
Anticipated expiration: 2012-01-29
Also published as: JPH0227466A

Description

【発明の詳細な説明】〔概要〕複数の周辺プロセッサから一個あるいは複数の中央プ
ロセッサに対しての情報伝達を割込みにより行なう際の
割込み制御方式に関し、ハードウェアの回路の簡素化、
及び周辺プロセッサの増加に対し柔軟に対応することを
目的とし、中央プロセッサと、夫々１又は２以上のチャ
ネルを持つ複数の周辺プロセッサとの間で相互にメモリ
をアクセスでき、複数の周辺プロセッサから中央プロセ
ッサに対しての情報伝達が、複数の周辺プロセッサから
前記メモリ内の割込み情報テーブルの対応番地に割込み
情報を随時書込み、その割込み情報を前記中央プロセッ
サが読み出すことにより割込み処理にて行われるシステ
ムの割込み制御方式において、前記複数の周辺プロセッ
サが前記割込み情報テーブルに割込み情報を書込んだと
き生成する各割込み信号の論理和をとり、その信号を前
記中央プロセッサに導いて該中央プロセッサに割込み発
生を認識させる割込み信号線と、前記複数の周辺プロセ
ッサに対応して設けられた前記割込み情報テーブルの割
込み情報の有無を、優先順位が高位のチャネルから順に
前記中央プロセッサが確認するべく更新されるポインタ
と、前記中央プロセッサが前記割込み情報テーブルから
有効な割込み情報を取り出したとき、割込み情報の受付
及び周辺プロセッサとチャネルを特定させるチャネルア
ドレスを前記中央プロセッサから前記複数の周辺プロセ
ッサのすべてに夫々通知するための処理要求信号線とを
具備してなり、割込み情報を受付られなかった周辺プロ
セッサ割込み信号の再出力を行なわせるよう構成する。

〔産業上の利用分野〕

本発明は割込み制御方式に係り、特に複数の周辺プロ
セッサから一個のあるいは複数の中央プロセッサに対し
ての情報伝達を割込みにより行なう際の割込み制御方式
に関する。

近年の情報処理システムはその高度化に伴って複数の
プロセッサが結合して一個のシステムを構築している場
合が殆どである。この場合、複数のプロセッサはシステ
ム全体を統括制御する中央プロセッサと、制御される側
の周辺プロセッサとに分けることができ、前者は一個あ
るいは複数設けられ、後者は複数設けられる。

かかるシステムにおいては、周辺プロセッサから中央
プロセッサに対しての情報伝達は割込みにより行なわれ
るので、割込みに対するハードウェアでの制御に多くの
回路点数が費やされている。システムの拡大に伴って必
要な回路点数がかなり増加するのに対し、例えば一個の
大規模集積回路（LSI）に組込める回路点数には限りが
あるので、ソフトウェアで代用できる回路部分はミクロ
プログラム化しておくことが望ましく、よって上記の割
込み制御のための回路点数もできるだけ少なくでき、か
つ、結合するプロセッサが増加した場合でも柔軟に対応
できる方式が重要となる。

〔従来の技術〕

第４図は従来の割込み制御方式の一例の構成図を示
す。同図中、１は中央プロセッサ、2₁〜2₃は夫々周辺プ
ロセッサ、３は主記憶装置であるメモリである。メモリ
３は割込み情報テーブル４が格納されており、また中央
プロセッサ１と周辺プロセッサ2₁〜2₃の間で相互にアク
セスされ得る。

この従来方式において、中央プロセッサ１と複数の周
辺プロセッサ2₁〜2₃との間の割込み制御は、周辺プロセ
ッサ2₁〜2₃から発生された割込み情報をメモリ３内の割
込み情報テーブル４に書込んだ後、中央プロセッサ１に
対して割込み信号を供給することにより中央プロセッサ
１は割込み情報テーブル４を参照してその記憶割込み情
報をソフトウェアに渡すようにしていた。

ここで、上記の周辺プロセッサ2₁〜2₃からの割込み信
号は、中央プロセッサ１に含まれる割込み制御回路によ
って割込みが認識、制御されていた。

〔発明が解決しようとする課題〕

しかるに、周辺プロセッサは2₁〜2₃で示す如く複数で
あるため、中央プロセッサ１内に設けられるハードウェ
アの割込み制御回路も周辺プロセッサ2₁〜2₃と同じ個数
必要となってしまい、回路点数を増加させていた。

また、周辺プロセッサの個数を増加する変更を行なう
場合は、割込み紫衣魚回路の再設計が必要となり、シス
テムの拡張に柔軟性がなかった。

本発明は以上の点に鑑みてなされたもので、ハードウ
ェアの回路の簡素化、及び周辺プロセッサの増加に対し
柔軟に対応することができる割込み制御方式を提供する
ことを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。同図中、６は中
央プロセッサ、7₁〜7_nは周辺プロセッサ、８はメモリで
割込み情報テーブル９を有している。ここでは、説明の
簡単化のため、周辺プロセッサ7₁〜7_n夫々が１チャネル
のみを有する例とする。メモリ８は中央プロセッサ６及
び周辺プロセッサ7₁〜7_nの間で相互にアクセスできる。

また、10は割込み信号線で、周辺プロセッサ7₁〜7_nが
前記割込み情報テーブル９に割込み情報を書込んだとき
生成する各割込み信号の論理和をとって、その信号を中
央プロセッサ６に導いて中央プロセッサ６に割込み発生
を認識させる。

11はポインタで、割込み情報テーブル９の割込み情報
の有無を、中央プロセッサ６が優先順位の高位のチャネ
ルから順に確認すべく更新される。

更に12は処理要求信号線で、中央プロセッサ６から割
込み情報の受付及び周辺プロセッサとチャネルを特定さ
せるチャネルアドレスとを複数の周辺プロセッサ7₁〜7_n
のすべてに夫々通知する。

かかる構成により、周辺プロセッサ7₁〜7_nから中央プ
ロセッサ６への情報伝達が割込み処理にて行なわれる。

〔作用〕

本発明の作用動作について第２図と共に説明する。周
辺プロセッサ7₁〜7_nのうち任意の周辺プロセッサで割込
みが発生すると、その周辺プロセッサがその周辺プロセ
ッサに割り当てられたメモリ８内の割込み情報テーブル
９に割込み情報を第２図に示す如く格納する。この割込
み情報は例えば、メモリにチャネルステイタスワード
（CSW）をセットすることで行なう。

割込み情報を割込み情報テーブル９に書き込み終わる
と、次に周辺プロセッサは第２図に示す如く、割込み信
号線10を操作して中央プロセッサ６へ割込み信号を送出
して割込みを認識させる。中央プロセッサ６はこれによ
り、ポインタ11が指示する高位チャネルから順に割込み
情報テーブル９内の割込み情報の格納の有無を確認す
る。ここで割込み情報テーブル９に格納されている有効
な割込み情報が見つかると、その割込み情報が中央プロ
セッサ６により取込まれた後、割込み情報テーブル９の
当該番地を無効にする。

この後、中央プロセッサ６は第２図に示す如くすべて
の周辺プロセッサ7₁〜7_nに対して、割込み受付と受付け
た割込み情報のチャネルアドレスを処理要求信号線12を
介して通知すると共に、ソフトウェアに割込み提示を行
なう。

周辺プロセッサ7₁〜7_nは割込み情報テーブル９が無効
化されていること、あるいは周辺プロセッサとチャネル
を特定させるチャネルアドレスにより、自身の割込みが
中央プロセッサ６に受付けられたことを確認して割込み
処理を終了する。

従って、複数個の周辺プロセッサ7₁〜7_nが同時に中央
プロセッサ６に対して割込み処理を開始した場合は、周
辺プロセッサ7₁〜7_nによる割込み情報テーブル９の監
視、あるいは中央プロセッサ６から処理要求信号線12を
介して送られてくるチャネルアドレスを監視することに
より、中央プロセッサ６に受付けられた割込み情報が自
己のものであるか否かを判別でき、自己のものでないと
きは再度割込み信号線10を操作することで割込みの消失
を回避することができる。

このように、本発明では複数の周辺プロセッサ7₁〜7_n
から中央プロセッサ６への割込み信号は論理和をとられ
て一本の割込み信号線10で伝送されるから、中央プロセ
ッサ６に含まれる割込み制御回路はこの割込み信号線10
の本数だけで済む。

〔実施例〕

第３図は本発明の一実施例の構成図を示す。同図中、
第１図と同一構成部分には同一符号を付してある。本実
施例は汎用大型コンピュータの本体措置の例で、15は中
央プロセッサ６に相当する中央処理装置（CPU）、16及
び17は各々チャネルを制御するチャネル処理装置（CH
P）、18は主記憶装置（MSU）である。

また、19は割込み情報テーブルで前記割込み情報テー
ブル９に相当し、20は割込み優先順位を均一化するため
に設けられたローテションポインタで、前記ポインタ11
に相当する。更に、21はMSUの制御及びCPU15,CHP16,17
間の各種信号線を制御する記憶制御装置（MCU）であ
る。

また、12_a，12_bは処理要求信号線、10_a〜10_dは夫々前
記割込み信号線10に相当する割込み信号線である。ここ
で、CHP16及び17の各々は実際は64チャネルであるが、
ここでは図示の便宜上４チャネルで示してある。すなわ
ち、CHP16はチャネルj,k,l及びｍの４チャネル、CHP17
はチャネルo,p,q,rの４チャネルであり、これらの各チ
ャネルに対応して割込み情報テーブル19がMSU18内に設
けられている。

また、本実施例ではCHP16及び17の各１チャネルずつ
を一組としてそれらの論理和の割込み信号を一本の割込
み信号線を介して、CPU15へ転送する構成であるので、
第３図では割込み信号線は10_a〜10_dの４本となる。第１
図に示した周辺プロセッサ7₁に相当する周辺プロセッサ
はチャネルj,k,l又はｍのCHP16であり、周辺プロセッサ
7₂に相当する周辺プロセッサはチャネルo,p,q又はｒのC
HP17である。すなわち、本実施例では、周辺プロセッサ
7₁及び7₂に相当する周辺プロセッサが全部で４組あるこ
とになる。

また、第１図と異なり、CHP16,17の夫々、を４チャネ
ルを有する２つの周辺プロセッサと見なすこともでき
る。この場合、一つの周辺プロセッサであるCHP16は、
チャネルアドレスにより４つのチャネルj,k,l,mを管理
し、一つの周辺プロセッサであるCHP17は、チャネルア
ドレスにより４つのチャネルo,p,q,rを管理する。

なお、本実施例のようにCHP16,17の各１チャネルを一
組とするのでなく、すべてのチャネルを一組として割込
み信号線を一本だけにすることも考えられる。しかしな
がら、この場合はCPU15が１つのシステムに複数台ある
ときには、そのうちの１台のCPUが割込み処理中のとき
には他のCPUでは割込み処理が受けられなくなってしま
う。従ってこのことを考慮すると、実施例の構成の方が
望ましい。

次に、本実施例の動作について説明する。CHP16,17配
下のチャネルにおいて、割込み要因（例えばチャネル終
了の割込み（チャネルエンド）、入出力装置終了の割込
み（デバイスエンド）、入出力制御装置終了の割込み
（コントロールユニットエンド）、チャネルプログラム
の実行の終了など）が認識されると、CHP16,17はその配
下の割込み発生チャネルに対応した割込み情報テーブル
19のチャネルに、CSWに必要な情報をセットして書込み
を行う。

なお、CHP16,17は、発生した割込み要因に応じて、随
時、割込み情報テーブル19に割込み情報の書込みを行う
ことができる。

このCSWによる割込み情報の書込みが完了すると、CHP
16,17はMCU21を通して、割込み信号線10_a〜10_dによりCP
U15に割込み信号を送出する。CPU15はこれにより割込み
を認識し、ローテションポインタ20を元に割込み情報テ
ーブル19の優先順位（CPU15にて自由に設定できる）が
高位のチャネルから割込み情報の有無を確認する。

ローテションポインタ20は更新され次の値が設定さ
れ、割込み信号線を共有するチャネルの組（すなわち、
チャネルｊとo,kとp,lとq,mとｒ）における割込み受付
の機会を均一化する。もし、ロテションポインタ20によ
り指示されたチャネル情報テーブル19が有効でない場合
は、その組の他のチャネル情報テーブル19を参照し、有
効な割込み情報を捜し出す。

例えば、割込み信号線10_aを共有するチャネルｊとｏ
の組において割込み情報テーブル19のチャネルｏに割込
み情報が書込まれており、かつ、ローテションポインタ
20がチャネルｊを指示していたときは、チャネルｊには
割込み情報が無いので、当該ポインタ20がチャネルｏを
示すように更新されて割込み情報テーブル19のチャネル
ｏの割込み情報が確認される。

また、割込み情報テーブル19のチャネルｊとｏの両方
に割込み情報が書込まれている場合は、最初にローテシ
ョンポインタ20が指示している方のチャネルの割込み情
報が確認される。

このようにして、有効な割込み情報が認識されると、
CPU15は当該割込み情報を取込み、割込み情報テーブル1
9の認識チャネルを無効化し、チャネル識別符号（チャ
ネルアドレス）と共に割込み受付処理終了を処理要求信
号線12_a，12_bを介してCHP16及び17に夫々応答する。

CHP16及び17はチャネルアドレスをもとに配下のチャ
ネル割込み処理が受付けられたか否かを確認する。も
し、他方のCPU配下のチャネルの割込み処理が受付けら
れ、自己の配下のチャネルの割込み処理が受付けられな
かったときには、割込み信号線10_a〜10_bを再度操作して
もう一度割込み信号を上げてCPU15に対し割込み処理を
要求する。なお、このときは割込み情報テーブル19の対
応チャネルには既に割込み情報が格納されているので、
割込み情報の再書込みは行なわない。

CPU15においてチャネルを限定して、割込み処理を受
付けられる状態でないときには、処理要求信号線12_a，1
2_bにてチャネルアドレスと共に割込み禁止をCHP16及び1
7に夫々送出する。CHP16及び17は配下のチャネルに対し
て割込みが禁止されたことを認識すると、現在割込みを
保留していればそれを取下げ、以後、割込み禁止が解除
されるまで割込み信号線10_a〜10_dの操作を行なわない。

割込み禁止の解除は割込み禁止と同様に処理要求信号
線12_a，12_bによってCHP16及び17に伝達される。これら
のCPU15,CHP16,17の制御は、それぞれの装置を制御する
マイクロプログラムにより行なわれる。

〔発明の効果〕

上述の如く、本発明によれば、複数の周辺プロセッサ
からの各割込み信号の論理和をとって１本の割込み信号
線で割込みを中央プロセッサに通知するようにしたの
で、中央プロセッサに含まれる割込み制御回路の数を周
辺プロセッサの個数分だけ確保する必要がなくなること
からハードウェアの回路の簡単化を図ることができ、ま
た周辺プロセッサの増加に対しては割込み情報テーブル
を増加させることで対応できるため、設計効率を向上で
きると共にシステム拡張の柔軟性が大である等の特徴を
有する。

また、各周辺プロセッサの割込信号の論理和を取るだ
けの割込み信号線により、割込み信号を中央プロセッサ
に供給することができるため、周辺プロセッサに余分な
回路等を必要とせず、構成を簡略なもとのすることがで
きる。

また、中央プロセッサが割込み情報テーブルを読み出
す順序で、各周辺プロセッサの割込みの優先順位を決め
るため、中央プロセッサ内の設定を変えるだけで、容易
に優先順位を変更することができる。また、中央プロセ
ッサが割込み情報テーブルから割込み情報を読み出すま
で、各周辺プロセッサは、随時割込み情報を更新するこ
とができ、最新の割込み情報を中央プロセッサに提示す
ることができる特徴を有するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は第１図の動作シーケンス説明図、第３図は本発明の一実施例の構成図、第４図は従来の一例の構成図である。図において、６は中央プロセッサ、7₁〜7_nは周辺プロセッサ、８はメ
モリ、9,19は割込み情報テーブル、10は割込み信号機、
11はポインタ、12は処理要求信号線、15は中央処理装置
（CPU）、16,17はチャネル制御装置（CHP）、18は主記
憶装置（MSU）、20はローテションポインタ、21は記憶
制御装置（MCU）を示す。

Claims

(57)【特許請求の範囲】

【請求項１】中央プロセッサ（６）と、夫々１又は２以
上のチャネルを持つ複数の周辺プロセッサ（7₁〜7_n）と
の間で相互にメモリ（８）をアクセスでき、複数の周辺
プロセッサ（7₁〜7_n）から中央プロセッサ（６）に対し
ての情報伝達が、該複数の周辺プロセッサ（7₁〜7_n）か
ら前記メモリ（８）内の割込み情報テーブル（９）の対
応番地に割込み情報を随時書込み、その割込み情報を前
記中央プロセッサ（６）が読み出すことにより割込み処
理にて行なわれるシステムの割込み制御方式において、前記複数の周辺プロセッサ（7₁〜7_n）が前記割込み情報
テーブル（９）に割込み情報を書込んだとき生成する各
割込み信号の論理和をとり、その信号を前記中央プロセ
ッサ（６）に導いて該中央プロセッサ（６）に割込み発
生を認識させる割込み信号線（10）と、前記複数の周辺プロセッサ（7₁〜7_n）に対応して設けら
れた前記割込み情報テーブル（９）の割込み情報の有無
を、優先順位が高位のチャネルから順に前記中央プロセ
ッサ（６）が確認するべく更新されるポインタ（11）
と、前記中央プロセッサ（６）が前記割込み情報テーブル
（９）から有効な割込み情報を取り出したとき、割込み
情報の受付及び周辺プロセッサ（7₁〜7_n）とチャネルを
特定させるチャネルアドレスを前記中央プロセッサ
（６）から前記複数の周辺プロセッサ（7₁〜7_n）のすべ
てに夫々通知するための処理要求信号線（12）とを具備
してなり、割込み情報を受付られなかった周辺プロセッサ割込み信
号の再出力を行なわせることを特徴とする割込み制御方
式。