JPS63147252A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS63147252A JPS63147252A JP29535286A JP29535286A JPS63147252A JP S63147252 A JPS63147252 A JP S63147252A JP 29535286 A JP29535286 A JP 29535286A JP 29535286 A JP29535286 A JP 29535286A JP S63147252 A JPS63147252 A JP S63147252A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processor board
- interrupt request
- bus
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000004044 response Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通バスにマスクプロセッサボードと複数の
スレーブプロセッサボードが接続されたマルチプロセッ
サシステムに関する。
スレーブプロセッサボードが接続されたマルチプロセッ
サシステムに関する。
従来、この種のマルチプロセッサシステムでは、ＩＥＥ
Ｅ （Ｔｈｅ Ｉｎ５ｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔ
ｒｉｃａｌ ａｎｄＥｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉ
ｎｅｅｒｓ）テ勧告されているＩ ＥＥＥ−７９６バス
ヲ使用してバスモジュールからの各種要求をバスマスタ
へ転送する方法がある。
Ｅ （Ｔｈｅ Ｉｎ５ｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔ
ｒｉｃａｌ ａｎｄＥｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉ
ｎｅｅｒｓ）テ勧告されているＩ ＥＥＥ−７９６バス
ヲ使用してバスモジュールからの各種要求をバスマスタ
へ転送する方法がある。
第２図はマルチプロセッサシステムの従来例を示すブロ
ック図である。割込要求発生回路２６．２７により割込
が発生するとスレーブブロセッサボード２２．２３は共
通パスライン２８のＩＮＴ！ （ｘ−０〜７ ）をアク
ティブにする。マスタプロセッサボード２１上の割込コ
ントローラ２５はＩＮＴｘがアクティブになると、要求
中のスレーブプロセッサボードの中で最も優先度の高い
ものを見つけ、それがサービス中のスレーブプロセッサ
ボードよりもプライオリティが高ければｌＮＴＲライン
に信号を送出する。マスタプロセッサ２４は割込要求線
ｌＮＴＲがイネーブルされ、マスタプロセッサ２４が割
込を受は付られる状態であれば割込を受は付ける０割込
を受は付けるためマスタプロセッサ２４は割込応答信号
ＩＮＴＡを出力し、割込の情報をデータバスから読みと
ってそれに対応する割込プロセデュアを呼び出す。
ック図である。割込要求発生回路２６．２７により割込
が発生するとスレーブブロセッサボード２２．２３は共
通パスライン２８のＩＮＴ！ （ｘ−０〜７ ）をアク
ティブにする。マスタプロセッサボード２１上の割込コ
ントローラ２５はＩＮＴｘがアクティブになると、要求
中のスレーブプロセッサボードの中で最も優先度の高い
ものを見つけ、それがサービス中のスレーブプロセッサ
ボードよりもプライオリティが高ければｌＮＴＲライン
に信号を送出する。マスタプロセッサ２４は割込要求線
ｌＮＴＲがイネーブルされ、マスタプロセッサ２４が割
込を受は付られる状態であれば割込を受は付ける０割込
を受は付けるためマスタプロセッサ２４は割込応答信号
ＩＮＴＡを出力し、割込の情報をデータバスから読みと
ってそれに対応する割込プロセデュアを呼び出す。
上述した従来のマルチプロセッサシステムは、［１パス
ライン上に割込ラインが多数必要になるという欠点があ
る。
ライン上に割込ラインが多数必要になるという欠点があ
る。
本発明のマルチプロセッサシステムは、割込要求信号線
とバス調停信号線を有し、各スレーブプロセッサボード
は、割込要求発生回路と、割込情報発生回路と、割込要
求発生回路から出力された割込要求信号を割込要求信号
線に出力するためのゲート回路と、割込情報発生回路か
ら出力された割込情報を共通バスに出力するゲート回路
と、自スレーブプロセッサボードの割込要求発生回路か
ら割込要求信号が出力されると、割込要求信号線を調べ
割込要求信号が出力されていなければ両ゲート回路を開
くバス調停回路とを有し、 マスタプロセッサボードは、共通バスに出力された割込
情報が順次、書込まれるファーストインファーストアウ
トメモリと、割込要求信号線により割込要求信号を入力
すると、ファーストインファーストアウトメモリより割
込情報を読出し、該割込情報に応じた割込プロセデュア
を呼び出し実行するマスタプロッサを有する。
とバス調停信号線を有し、各スレーブプロセッサボード
は、割込要求発生回路と、割込情報発生回路と、割込要
求発生回路から出力された割込要求信号を割込要求信号
線に出力するためのゲート回路と、割込情報発生回路か
ら出力された割込情報を共通バスに出力するゲート回路
と、自スレーブプロセッサボードの割込要求発生回路か
ら割込要求信号が出力されると、割込要求信号線を調べ
割込要求信号が出力されていなければ両ゲート回路を開
くバス調停回路とを有し、 マスタプロセッサボードは、共通バスに出力された割込
情報が順次、書込まれるファーストインファーストアウ
トメモリと、割込要求信号線により割込要求信号を入力
すると、ファーストインファーストアウトメモリより割
込情報を読出し、該割込情報に応じた割込プロセデュア
を呼び出し実行するマスタプロッサを有する。
このように、スレーブプロセッサボードがマスタプロセ
ッサボードへ割込要求を行なう際、共通パスラインの調
停を行なうことにより、割込の優先順位を別に判定する
必要も無く、また割込の型をスレーブプロセッサボード
よりデータバスを使用してマスクプロセッサボードへ転
送することにより、共通パスライン上に割込要求ライン
を１本用意するだけでよい。
ッサボードへ割込要求を行なう際、共通パスラインの調
停を行なうことにより、割込の優先順位を別に判定する
必要も無く、また割込の型をスレーブプロセッサボード
よりデータバスを使用してマスクプロセッサボードへ転
送することにより、共通パスライン上に割込要求ライン
を１本用意するだけでよい。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマルチプロセッサシステムの一実施例
のブロック図である。
のブロック図である。
共通バス（データバス）ｌｌ上にマスタプロセッサボー
ドｌとスレーブプロセッサボード２．３が接続され、割
込要求信号線ｌＯとバス調停信号線１８が設けられてい
る。スレーブプロセッサボード２（３）には割込要求信
号を発生する割込要求発生回路６（８）と、割込情報を
発生する割込情報発生回路７（９）と１割込要求発生回
路６（８）と割込要求信号線１０の間に設けられたゲー
ト回路１４（１６）と、割込情報発生回路７（９）とデ
ータバス１１の間に設けられたゲート回路１５（１７）
と、バス調停信号線１８に接続されてバス調停を行なう
バス調停回路１２ （１３）が設けられている。マスタ
プロセッサボード１には、データバス１１に接続されて
割込情報をストアするファーストインファーストアウト
メモリ５と、マスタプロセッサ４が設けられている。
ドｌとスレーブプロセッサボード２．３が接続され、割
込要求信号線ｌＯとバス調停信号線１８が設けられてい
る。スレーブプロセッサボード２（３）には割込要求信
号を発生する割込要求発生回路６（８）と、割込情報を
発生する割込情報発生回路７（９）と１割込要求発生回
路６（８）と割込要求信号線１０の間に設けられたゲー
ト回路１４（１６）と、割込情報発生回路７（９）とデ
ータバス１１の間に設けられたゲート回路１５（１７）
と、バス調停信号線１８に接続されてバス調停を行なう
バス調停回路１２ （１３）が設けられている。マスタ
プロセッサボード１には、データバス１１に接続されて
割込情報をストアするファーストインファーストアウト
メモリ５と、マスタプロセッサ４が設けられている。
調停回路１２．１３はデータバス１１の使用状況を監視
し、バスマスタ（不図示）よりデータバス使用要求が入
力されるとデータバス１１が使用可能であれば他の調停
回路に対し、データバス１１を使用することを通達し、
割込要求信号線１０、データバス１１上に割込要求、割
込内容を出力するゲート回路を開く、データバスの使用
が競合した場合は各バスマスタに割り付けられている優
先順位によりデータバス１１の使用権を決定する。
し、バスマスタ（不図示）よりデータバス使用要求が入
力されるとデータバス１１が使用可能であれば他の調停
回路に対し、データバス１１を使用することを通達し、
割込要求信号線１０、データバス１１上に割込要求、割
込内容を出力するゲート回路を開く、データバスの使用
が競合した場合は各バスマスタに割り付けられている優
先順位によりデータバス１１の使用権を決定する。
次に本実施例の動作を説明する。
各スレーブプロセッサボード２．３のプロセッサ（不図
示）は各割込要求信号発生回路６．８より割込発生を知
らされると、データバス１１を獲得するためにバス調停
回路１２．１３により調停を行なう、調停の結果、デー
タバス１１を獲得したプロセッサボードはゲート回路１
４または１Ｂから割込要求信号線１０に割込要求信号を
出力し、マスタプロセッサボード１に割込が発生したこ
とを知らせるとともに割込情報発生回路７または９から
出力した割込情報をゲート回路１５または１７、データ
バス１１を介してファーストインファーストアウトメモ
リ５に書込む、そして、ファーストインファーストアウ
トメモリ５に割込要求によりデータが書込まれるとエン
プティフラグが解除され、それが割込要求信号ｌＮＴＲ
としてマスタプロセッサ４に入力される。マスタプロセ
ッサ４は割込要求信号ｌＮＴＲを受は付けると割込応答
信号ＩＮＴＡを出力し、ファーストインファーストアウ
トメモリ５より割込情報を読出す、マスタプロセッサ４
は割込要求信号ｌＮＴＲをマスクし割込情報に応じた割
込プロセデュアを呼び出し実行する０割込プロセデュア
の処理終了後マスタプロセッサ４は再び割込要求のマス
クを解除し割込要求を受は付ける。
示）は各割込要求信号発生回路６．８より割込発生を知
らされると、データバス１１を獲得するためにバス調停
回路１２．１３により調停を行なう、調停の結果、デー
タバス１１を獲得したプロセッサボードはゲート回路１
４または１Ｂから割込要求信号線１０に割込要求信号を
出力し、マスタプロセッサボード１に割込が発生したこ
とを知らせるとともに割込情報発生回路７または９から
出力した割込情報をゲート回路１５または１７、データ
バス１１を介してファーストインファーストアウトメモ
リ５に書込む、そして、ファーストインファーストアウ
トメモリ５に割込要求によりデータが書込まれるとエン
プティフラグが解除され、それが割込要求信号ｌＮＴＲ
としてマスタプロセッサ４に入力される。マスタプロセ
ッサ４は割込要求信号ｌＮＴＲを受は付けると割込応答
信号ＩＮＴＡを出力し、ファーストインファーストアウ
トメモリ５より割込情報を読出す、マスタプロセッサ４
は割込要求信号ｌＮＴＲをマスクし割込情報に応じた割
込プロセデュアを呼び出し実行する０割込プロセデュア
の処理終了後マスタプロセッサ４は再び割込要求のマス
クを解除し割込要求を受は付ける。
なお、スレーブプロセッサボード２．３はマスタプロセ
ッサボードｌへ一定期間割込要求および割込情報を送出
後はデータバス１１を解放するので割込処理が終了する
までデータバス１１を占有するということはなく、他の
プロセッサボードがデータバス１１を使用することがで
きる。
ッサボードｌへ一定期間割込要求および割込情報を送出
後はデータバス１１を解放するので割込処理が終了する
までデータバス１１を占有するということはなく、他の
プロセッサボードがデータバス１１を使用することがで
きる。
以上説明したように本発明は、スレーブプロセッサボー
ドがマスタプロセッサボードへ割込要求を行なう際、共
通パスラインの調停を行なうことにより、割込の優先順
位を別に判定する必要も無く、また割込の型をスレーブ
プロセッサボードよりデータバスを使用してマスクプロ
セッサボードへ転送することにより、共通パスライン上
に割込要求ラインを１本用意するだけでよいという効果
がある。
ドがマスタプロセッサボードへ割込要求を行なう際、共
通パスラインの調停を行なうことにより、割込の優先順
位を別に判定する必要も無く、また割込の型をスレーブ
プロセッサボードよりデータバスを使用してマスクプロ
セッサボードへ転送することにより、共通パスライン上
に割込要求ラインを１本用意するだけでよいという効果
がある。
第１図は本発明のマルチプロセッサシステムの一実施例
のブロック図、第２図は従来のブロック図である。 ｌ・・・ マスタプロセッサボード、 ２．３・・・ スレーブプロセッサボード、４・・・
マスタプロセッサ、 ５・・・ ファーストインファーストアウトメモリ、８
．８・・・ 割込要求発生回路、 ？、９・・・ 割込情報発生回路、 ｌＯ・・・ 割込要求信号線、 １１ ・・・ データバス、 １２．１３ ・・・ バス調停回路、１８ ・・・
バス調停信号線、 １４．１５．１Ｂ、１７ ・・・ ゲート回路。
のブロック図、第２図は従来のブロック図である。 ｌ・・・ マスタプロセッサボード、 ２．３・・・ スレーブプロセッサボード、４・・・
マスタプロセッサ、 ５・・・ ファーストインファーストアウトメモリ、８
．８・・・ 割込要求発生回路、 ？、９・・・ 割込情報発生回路、 ｌＯ・・・ 割込要求信号線、 １１ ・・・ データバス、 １２．１３ ・・・ バス調停回路、１８ ・・・
バス調停信号線、 １４．１５．１Ｂ、１７ ・・・ ゲート回路。
Claims (1)
- 【特許請求の範囲】 共通バスにマスタプロセッサボードと複数のスレーブプ
ロセッサボードが接続されたマルチプロセッサシステム
において、 割込要求信号線とバス調停信号線を有し、 各スレーブプロセッサボードは、割込要求発生回路と、
割込情報発生回路と、割込要求発生回路から出力された
割込要求信号を割込要求信号線に出力するためのゲート
回路と、割込情報発生回路から出力された割込情報を共
通バスに出力するゲート回路と、自スレーブプロセッサ
ボードの割込要求発生回路から割込要求信号が出力され
ると、割込要求信号線を調べ割込要求信号が出力されて
いなければ両ゲート回路を開くバス調停回路とを有し、 マスタプロセッサボードは、共通バスに出力された割込
情報が順次、書込まれるファーストインファーストアウ
トメモリと、割込要求信号線により割込要求信号を入力
すると、ファーストインファーストアウトメモリより割
込情報を読出し、該割込情報に応じた割込プロセデュア
を呼び出し実行するマスタプロセッサを有することを特
徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29535286A JPS63147252A (ja) | 1986-12-10 | 1986-12-10 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29535286A JPS63147252A (ja) | 1986-12-10 | 1986-12-10 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63147252A true JPS63147252A (ja) | 1988-06-20 |
Family
ID=17819497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29535286A Pending JPS63147252A (ja) | 1986-12-10 | 1986-12-10 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63147252A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227466A (ja) * | 1988-07-18 | 1990-01-30 | Fujitsu Ltd | 割込み制御方式 |
| US5060139A (en) * | 1989-04-07 | 1991-10-22 | Tektronix, Inc. | Futurebus interrupt subsystem apparatus |
| JPH07146841A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | バスアービトレーションシステム |
| US5887195A (en) * | 1994-12-09 | 1999-03-23 | Nec Corporation | Bus arbitration between an I/O device and processor for memory access using FIFO buffer with queue holding bus access flag bit |
-
1986
- 1986-12-10 JP JP29535286A patent/JPS63147252A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227466A (ja) * | 1988-07-18 | 1990-01-30 | Fujitsu Ltd | 割込み制御方式 |
| US5060139A (en) * | 1989-04-07 | 1991-10-22 | Tektronix, Inc. | Futurebus interrupt subsystem apparatus |
| JPH07146841A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | バスアービトレーションシステム |
| US5887195A (en) * | 1994-12-09 | 1999-03-23 | Nec Corporation | Bus arbitration between an I/O device and processor for memory access using FIFO buffer with queue holding bus access flag bit |
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