JPH05134952A - データ転送システム - Google Patents
データ転送システムInfo
- Publication number
- JPH05134952A JPH05134952A JP3121071A JP12107191A JPH05134952A JP H05134952 A JPH05134952 A JP H05134952A JP 3121071 A JP3121071 A JP 3121071A JP 12107191 A JP12107191 A JP 12107191A JP H05134952 A JPH05134952 A JP H05134952A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- read
- data
- functional unit
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】 本発明は複数の通信装置間でデータのやりと
りを行う場合におけるデータ転送システムに関し、デー
タ転送に要する時間を短縮することができるデータ転送
システムを提供することを目的としている。 【構成】 その一端がＴＯＸバス１と接続されるバス制
御部１０と、該バス制御部１０と接続される少なくとも
２語分のデータを処理できるリードデータバッファ２０
と、該リードデータバッファ２０と接続されるＸ２５制
御部１１とで構成される通信装置６が複数個ＴＯＸバス
１と接続されたシステムにおいて、前記通信装置６間で
データ転送を行うに際し、前記リードデータバッファ２
０を介してｎ語メモリリード，ｎ語メモリライト転送を
行なわせるように構成する。
りを行う場合におけるデータ転送システムに関し、デー
タ転送に要する時間を短縮することができるデータ転送
システムを提供することを目的としている。 【構成】 その一端がＴＯＸバス１と接続されるバス制
御部１０と、該バス制御部１０と接続される少なくとも
２語分のデータを処理できるリードデータバッファ２０
と、該リードデータバッファ２０と接続されるＸ２５制
御部１１とで構成される通信装置６が複数個ＴＯＸバス
１と接続されたシステムにおいて、前記通信装置６間で
データ転送を行うに際し、前記リードデータバッファ２
０を介してｎ語メモリリード，ｎ語メモリライト転送を
行なわせるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は複数の通信装置間でデー
タのやりとりを行う場合におけるデータ転送システムに
関する。
タのやりとりを行う場合におけるデータ転送システムに
関する。
【０００２】
【従来の技術】複数の通信装置間でデータの転送をやり
とりするシステムは産業界のあらゆる分野で用いられて
いる。図３はこの種の従来システムの構成例を示すブロ
ック図である。図において、１はＴＯＸバス、２は該Ｔ
ＯＸバス１に接続されるバスハンドラ（ＳＢＨ）、３は
同じくＴＯＸバス１に接続されるＣＰＵ、４は該ＣＰＵ
３と接続される主記憶装置（ＭＭ）である。
とりするシステムは産業界のあらゆる分野で用いられて
いる。図３はこの種の従来システムの構成例を示すブロ
ック図である。図において、１はＴＯＸバス、２は該Ｔ
ＯＸバス１に接続されるバスハンドラ（ＳＢＨ）、３は
同じくＴＯＸバス１に接続されるＣＰＵ、４は該ＣＰＵ
３と接続される主記憶装置（ＭＭ）である。
【０００３】５は同じくＴＯＸバス１と接続される共通
メモリ（ＣＭ）、６は同じくＴＯＸバス１と接続される
複数の通信装置としての入出力装置（ＩＯ）である。こ
れら入出力装置６は、図４に示すような構成となってお
り、ＴＯＸバス１と接続されるバス制御部（ＢＩＣ）１
０，該バス制御部１０と接続される複数のＸ２５制御部
１１から構成されている。ここで、Ｘ２５制御部１１は
ＤＤＸパケット網における通信プロトコルを実現する機
能を有している。ここでは、Ｘ２５制御部１１が＃０と
＃１の２個収容された例を示している。
メモリ（ＣＭ）、６は同じくＴＯＸバス１と接続される
複数の通信装置としての入出力装置（ＩＯ）である。こ
れら入出力装置６は、図４に示すような構成となってお
り、ＴＯＸバス１と接続されるバス制御部（ＢＩＣ）１
０，該バス制御部１０と接続される複数のＸ２５制御部
１１から構成されている。ここで、Ｘ２５制御部１１は
ＤＤＸパケット網における通信プロトコルを実現する機
能を有している。ここでは、Ｘ２５制御部１１が＃０と
＃１の２個収容された例を示している。
【０００４】図５はこのように構成された通信システム
における通信装置間の従来のデータ転送シーケンス例を
示す図である。以下、このシーケンス図に沿ってデータ
転送シーケンスを説明する。図５では、通信装置として
機能ユニット０から機能ユニット１間のデータ転送の様
子を示している。機能ユニット０としては、例えば入出
力装置６が用いられ、機能ユニット１としては、例えば
主記憶装置４が用いられる。図において、ＢＨはバスハ
ンドラ２を、ＢＵＳはＴＯＸバス１をそれぞれ示してい
る。なお、１目が１サイクルにあたる。 （１）機能ユニット０は、メモリアクセス要求が新たに
発生すると、＊ＢＲＱＬ−０（バスリクエスト−０ オ
ーダを送信する場合に使用する）をアサート（送出）し
て、バス要求信号を発行する。 （２）バスハンドラＳＢＨは＊ＢＲＱＬ−０が受付可能
になると、機能ユニット０に対して、＊ＢＧＲＭ−０
（バスグラントマスタ０）をアサートしてバス使用権を
与える。 （３）機能ユニット０は、＊ＢＧＲＭ−０により＊ＢＲ
ＱＬ−０をネゲート（取り消し）する。 （４）＊ＢＧＲＭ−０によりバスの使用権を獲得した機
能ユニット０は、＊ＢＧＲＭ−０自体で双方向の情報転
送用ＣＡＤバス（ここでは＊ＣＡＤ００〜３１：＊ＣＡ
Ｄ０（コマンド／アドレス／データバス０），＊ＣＡＤ
３２〜６３：＊ＣＡＤ１（コマンド／アドレス／データ
バス１）とする）及び＊ＢＫ（ブロック），＊ＣＧＰＯ
（コントロールグループパリティ）信号を有効化して、
情報をＣ（コマンド）とＡ（アドレス）の順でバス上に
送出する。 （５）機能ユニット０は、最初の情報の転送と同時に＊
ＢＳ（バスサイクルスタート）信号をアサートして必要
なバスオペレーションの開始を他の機能ユニットに対し
て宣言する。 （６）バスハンドラＳＢＨは、コマンド中に含まれるＤ
ＩＤ（デスティネーションＩＤ）を解析し、１バスクロ
ック後に転送先である機能ユニットの＊ＢＧＲＳ−１
（バスグラントスレーブ１）をアサートする。本例で
は、機能ユニット１がバススレーブにあたり、＊ＢＧＲ
Ｓ−１がアサートされる。 （７）＊ＢＧＲＳがアサートされた機能ユニットは、コ
マンドの読み込み及びそのチェックを行い、コマンド中
のＤＩＤと自ＩＤを比較して、自機能ユニットに対して
発行されたコマンドであるかを確認する。本例では、機
能ユニット１が受信されたアドレスに従って機能ユニッ
ト内のメモリからデータを読み出す。若し、コマンド，
アドレスに異常が検出された場合には、データ読み出し
を行わない。 （８）また、同時に＊ＢＧＲＳ−１がアサートされた機
能ユニット１は、ＳＴ（ステータス）バスの有効化を行
い、バスマスタが送出した全ての転送データに対してＳ
Ｔバスによって受け付け情報を返送する。 （９）機能ユニット１は、正常なリード完了で機能ユニ
ット０への完了通知のための正常ＡＮ（アンサ）とリー
ドデータＤを準備し、バスの使用権獲得のための＊ＢＲ
ＱＨ−１（バスリクエストＨ−１）をアサートする。異
常が検出された場合には、異常ＡＮを準備し、＊ＢＲＱ
Ｈ−１をアサートする。 （１０）バスハンドラＳＢＨは、＊ＢＲＱＨ−１が受け
付け可能になると、機能ユニット１に対するバス使用許
可信号である＊ＢＧＲＭ−１（バスグラントマスタ１）
をアサートして機能ユニット１に対してバス使用権を与
える。 （１１）機能ユニット１は、＊ＢＲＱＨ−１により＊Ｂ
ＧＲＭ−１をネゲートする。 （１２）＊ＢＧＲＭ−１によってバス使用権を得た機能
ユニット１は、＊ＢＧＲＭ−１自体で双方向の情報転送
用ＣＡＤバスを有効化してＡＷ（アンサ），Ｄ（デー
タ）をバス上に送出する。 （１３）バスハンドラＳＢＨは、ＡＷに含まれるＤＩＤ
を解析し、１バスクロック後に＊ＢＧＲＳ−１（バスグ
ラントスレーブ１）をアサートする。本例では、機能ユ
ニット０がバススレーブにあたり、１バスクロック後に
＊ＢＧＲＳ−０（バスグラントスレーブ０）がアサート
される。 （１４）機能ユニット１はＡＷ，Ｄの送出と同時に、＊
ＢＫ（ブロック）をネゲートしたまま、＊ＢＳ（バスサ
イクルスタート）をアサートして転送の開始と終了を宣
言する。 （１５）上記の転送の開始，終了を検出したバスハンド
ラＳＢＨは、＊ＢＧＲＭ−１をネゲートして、機能ユニ
ット１に対してバスの使用権を取り上げる。また、１バ
スクロック後に＊ＢＧＲＳ−０にネゲートする。 （１６）＊ＢＧＲＳ−０によって指定された機能ユニッ
ト０は、ＡＷ／Ｄのチェックと解析を行う。機能ユニッ
ト０は、ＡＷの内容をチェックして正常ならばリードデ
ータＤを取り込み終了する。異常ならば、バスエラーと
して制御プログラムに通知する。 （１７）機能ユニット０は、＊ＢＧＲＳ−０がアサート
されたことにより、ＳＴバスの有効化を行い、ＡＷ／Ｄ
に対する受け付け情報をＳＴバスによって機能ユニット
１に返送する。
における通信装置間の従来のデータ転送シーケンス例を
示す図である。以下、このシーケンス図に沿ってデータ
転送シーケンスを説明する。図５では、通信装置として
機能ユニット０から機能ユニット１間のデータ転送の様
子を示している。機能ユニット０としては、例えば入出
力装置６が用いられ、機能ユニット１としては、例えば
主記憶装置４が用いられる。図において、ＢＨはバスハ
ンドラ２を、ＢＵＳはＴＯＸバス１をそれぞれ示してい
る。なお、１目が１サイクルにあたる。 （１）機能ユニット０は、メモリアクセス要求が新たに
発生すると、＊ＢＲＱＬ−０（バスリクエスト−０ オ
ーダを送信する場合に使用する）をアサート（送出）し
て、バス要求信号を発行する。 （２）バスハンドラＳＢＨは＊ＢＲＱＬ−０が受付可能
になると、機能ユニット０に対して、＊ＢＧＲＭ−０
（バスグラントマスタ０）をアサートしてバス使用権を
与える。 （３）機能ユニット０は、＊ＢＧＲＭ−０により＊ＢＲ
ＱＬ−０をネゲート（取り消し）する。 （４）＊ＢＧＲＭ−０によりバスの使用権を獲得した機
能ユニット０は、＊ＢＧＲＭ−０自体で双方向の情報転
送用ＣＡＤバス（ここでは＊ＣＡＤ００〜３１：＊ＣＡ
Ｄ０（コマンド／アドレス／データバス０），＊ＣＡＤ
３２〜６３：＊ＣＡＤ１（コマンド／アドレス／データ
バス１）とする）及び＊ＢＫ（ブロック），＊ＣＧＰＯ
（コントロールグループパリティ）信号を有効化して、
情報をＣ（コマンド）とＡ（アドレス）の順でバス上に
送出する。 （５）機能ユニット０は、最初の情報の転送と同時に＊
ＢＳ（バスサイクルスタート）信号をアサートして必要
なバスオペレーションの開始を他の機能ユニットに対し
て宣言する。 （６）バスハンドラＳＢＨは、コマンド中に含まれるＤ
ＩＤ（デスティネーションＩＤ）を解析し、１バスクロ
ック後に転送先である機能ユニットの＊ＢＧＲＳ−１
（バスグラントスレーブ１）をアサートする。本例で
は、機能ユニット１がバススレーブにあたり、＊ＢＧＲ
Ｓ−１がアサートされる。 （７）＊ＢＧＲＳがアサートされた機能ユニットは、コ
マンドの読み込み及びそのチェックを行い、コマンド中
のＤＩＤと自ＩＤを比較して、自機能ユニットに対して
発行されたコマンドであるかを確認する。本例では、機
能ユニット１が受信されたアドレスに従って機能ユニッ
ト内のメモリからデータを読み出す。若し、コマンド，
アドレスに異常が検出された場合には、データ読み出し
を行わない。 （８）また、同時に＊ＢＧＲＳ−１がアサートされた機
能ユニット１は、ＳＴ（ステータス）バスの有効化を行
い、バスマスタが送出した全ての転送データに対してＳ
Ｔバスによって受け付け情報を返送する。 （９）機能ユニット１は、正常なリード完了で機能ユニ
ット０への完了通知のための正常ＡＮ（アンサ）とリー
ドデータＤを準備し、バスの使用権獲得のための＊ＢＲ
ＱＨ−１（バスリクエストＨ−１）をアサートする。異
常が検出された場合には、異常ＡＮを準備し、＊ＢＲＱ
Ｈ−１をアサートする。 （１０）バスハンドラＳＢＨは、＊ＢＲＱＨ−１が受け
付け可能になると、機能ユニット１に対するバス使用許
可信号である＊ＢＧＲＭ−１（バスグラントマスタ１）
をアサートして機能ユニット１に対してバス使用権を与
える。 （１１）機能ユニット１は、＊ＢＲＱＨ−１により＊Ｂ
ＧＲＭ−１をネゲートする。 （１２）＊ＢＧＲＭ−１によってバス使用権を得た機能
ユニット１は、＊ＢＧＲＭ−１自体で双方向の情報転送
用ＣＡＤバスを有効化してＡＷ（アンサ），Ｄ（デー
タ）をバス上に送出する。 （１３）バスハンドラＳＢＨは、ＡＷに含まれるＤＩＤ
を解析し、１バスクロック後に＊ＢＧＲＳ−１（バスグ
ラントスレーブ１）をアサートする。本例では、機能ユ
ニット０がバススレーブにあたり、１バスクロック後に
＊ＢＧＲＳ−０（バスグラントスレーブ０）がアサート
される。 （１４）機能ユニット１はＡＷ，Ｄの送出と同時に、＊
ＢＫ（ブロック）をネゲートしたまま、＊ＢＳ（バスサ
イクルスタート）をアサートして転送の開始と終了を宣
言する。 （１５）上記の転送の開始，終了を検出したバスハンド
ラＳＢＨは、＊ＢＧＲＭ−１をネゲートして、機能ユニ
ット１に対してバスの使用権を取り上げる。また、１バ
スクロック後に＊ＢＧＲＳ−０にネゲートする。 （１６）＊ＢＧＲＳ−０によって指定された機能ユニッ
ト０は、ＡＷ／Ｄのチェックと解析を行う。機能ユニッ
ト０は、ＡＷの内容をチェックして正常ならばリードデ
ータＤを取り込み終了する。異常ならば、バスエラーと
して制御プログラムに通知する。 （１７）機能ユニット０は、＊ＢＧＲＳ−０がアサート
されたことにより、ＳＴバスの有効化を行い、ＡＷ／Ｄ
に対する受け付け情報をＳＴバスによって機能ユニット
１に返送する。
【０００５】なお、図５中の他の信号について説明す
る。機能ユニット０について、＊ＢＲＱＨ−０はバスリ
クエストＨ−０（アンサ返送時に使用する）、ＢＧＲＭ
Ｆはバスグラントマスタバッファ、ＷＤＢ０Ｆはライト
データバッファ０、ＷＤＢ１Ｆはライトデータバッファ
１、ＳＴＲＢはステータス・リードバッファ、ＢＧＲＳ
Ｆはバスグラントスレーブバッファ、ＲＤＢ０Ｆはリー
ドデータバッファ＃０、ＲＤＢ１Ｆはリードデータバッ
ファ＃１、ＳＴＷＢはステータス・ライトバッファであ
る。
る。機能ユニット０について、＊ＢＲＱＨ−０はバスリ
クエストＨ−０（アンサ返送時に使用する）、ＢＧＲＭ
Ｆはバスグラントマスタバッファ、ＷＤＢ０Ｆはライト
データバッファ０、ＷＤＢ１Ｆはライトデータバッファ
１、ＳＴＲＢはステータス・リードバッファ、ＢＧＲＳ
Ｆはバスグラントスレーブバッファ、ＲＤＢ０Ｆはリー
ドデータバッファ＃０、ＲＤＢ１Ｆはリードデータバッ
ファ＃１、ＳＴＷＢはステータス・ライトバッファであ
る。
【０００６】機能ユニット１について、＊ＢＲＱＨ−１
はバスリクエストＨ−１（アンサ返送時に使用する）、
＊ＢＲＱＬ−１はバスリクエストＬ−１（オーダを送信
する場合に使用する）である。
はバスリクエストＨ−１（アンサ返送時に使用する）、
＊ＢＲＱＬ−１はバスリクエストＬ−１（オーダを送信
する場合に使用する）である。
【０００７】図６は、Ｘ２５制御部１１を２個収容した
入出力装置の構成概念図である。前述した機能ユニット
０がこれに相当する。１２は各Ｘ２５制御部１１とバス
制御部１０間に接続されたリードデータバッファであ
る。Ｘ２５制御部＃０への１語メモリリードしたデータ
は、リードデータバッファ（ＢＲ）＃０に一度ラッチさ
れてからＸ２５制御部＃０へ送出され、これと時分割
で、Ｘ２５制御部＃１への１語メモリリードしたデータ
は、リードデータバッファ＃（ＢＲ）１に一度ラッチさ
れてからＸ２５制御部＃１へ送出されていた。
入出力装置の構成概念図である。前述した機能ユニット
０がこれに相当する。１２は各Ｘ２５制御部１１とバス
制御部１０間に接続されたリードデータバッファであ
る。Ｘ２５制御部＃０への１語メモリリードしたデータ
は、リードデータバッファ（ＢＲ）＃０に一度ラッチさ
れてからＸ２５制御部＃０へ送出され、これと時分割
で、Ｘ２５制御部＃１への１語メモリリードしたデータ
は、リードデータバッファ＃（ＢＲ）１に一度ラッチさ
れてからＸ２５制御部＃１へ送出されていた。
【０００８】
【発明が解決しようとする課題】前述した従来システム
の場合には、Ｘ２５制御部は１語リードのＤＭＡ転送制
御を行うので、多くのバスサイクルを必要とし、時間が
かかるという問題があった。
の場合には、Ｘ２５制御部は１語リードのＤＭＡ転送制
御を行うので、多くのバスサイクルを必要とし、時間が
かかるという問題があった。
【０００９】本発明はこのような課題に鑑みてなされた
ものであって、データ転送に要する時間を短縮すること
ができるデータ転送システムを提供することを目的とし
ている。
ものであって、データ転送に要する時間を短縮すること
ができるデータ転送システムを提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図３，図６と同一のものは、同一の符号
を付して示す。図において、１０はその一端がＴＯＸバ
ス１と接続されるバス制御部、２０は該バス制御部１０
と接続される少なくとも２語分のデータを処理できるリ
ードデータバッファ、１１は該リードデータバッファ２
０と接続されるＸ２５制御部である。これら構成要素で
構成される通信装置が複数個ＴＯＸバス１と接続され、
データ転送を行っているものとする。なお、システム全
体の構成は、図３と同じである。
ック図である。図３，図６と同一のものは、同一の符号
を付して示す。図において、１０はその一端がＴＯＸバ
ス１と接続されるバス制御部、２０は該バス制御部１０
と接続される少なくとも２語分のデータを処理できるリ
ードデータバッファ、１１は該リードデータバッファ２
０と接続されるＸ２５制御部である。これら構成要素で
構成される通信装置が複数個ＴＯＸバス１と接続され、
データ転送を行っているものとする。なお、システム全
体の構成は、図３と同じである。
【００１１】
【作用】前記通信装置間でデータ転送を行うに際し、前
記リードデータバッファ２０を介して２語メモリリー
ド，２語メモリライト転送を行なわせるようにする。こ
のようにすることによって、データ転送に要する時間を
短縮することができる。
記リードデータバッファ２０を介して２語メモリリー
ド，２語メモリライト転送を行なわせるようにする。こ
のようにすることによって、データ転送に要する時間を
短縮することができる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１３】図１の装置では、Ｘ２５制御部１１を通信
装置（ここでは入出力装置）に２個収容した例を示して
いる。この例で、本発明の動作を先ず説明する。Ｘ２５
制御部１１＃０からメモリリード要求“００”が発生し
たら、図２に示すｎ語メモリリード（ここでは２語メモ
リ。詳細後述）により共通メモリ５（図３参照）より２
語リードし、それぞれリードデータバッファＢＲ０＃
０，ＢＲ１＃０にラッチする。そして、ＢＲ０＃０の１
語をＸ２５制御部＃０に送出する。
装置（ここでは入出力装置）に２個収容した例を示して
いる。この例で、本発明の動作を先ず説明する。Ｘ２５
制御部１１＃０からメモリリード要求“００”が発生し
たら、図２に示すｎ語メモリリード（ここでは２語メモ
リ。詳細後述）により共通メモリ５（図３参照）より２
語リードし、それぞれリードデータバッファＢＲ０＃
０，ＢＲ１＃０にラッチする。そして、ＢＲ０＃０の１
語をＸ２５制御部＃０に送出する。
【００１４】次にメモリリード要求“０１”が発生した
ら、先にラッチしておいたＢＲ１＃０の１語をＸ２５制
御部１１＃０に送出する。更に、メモリリード要求“０
２”が発生したら、共通メモリ５より２語リードし、そ
れぞれリードデータバッファＢＲ０＃０，ＢＲ１＃０に
ラッチする。以後は同様のシーケンスの繰返しとなる。
ら、先にラッチしておいたＢＲ１＃０の１語をＸ２５制
御部１１＃０に送出する。更に、メモリリード要求“０
２”が発生したら、共通メモリ５より２語リードし、そ
れぞれリードデータバッファＢＲ０＃０，ＢＲ１＃０に
ラッチする。以後は同様のシーケンスの繰返しとなる。
【００１５】同様に、Ｘ２５制御部１１＃１からのメモ
リリード要求“１０”が発生したら、同様に２語共通メ
モリ５よりリードし、それぞれリードデータバッファＢ
Ｒ０＃１，ＢＲ１＃１にラッチする。以下、同様であ
る。
リリード要求“１０”が発生したら、同様に２語共通メ
モリ５よりリードし、それぞれリードデータバッファＢ
Ｒ０＃１，ＢＲ１＃１にラッチする。以下、同様であ
る。
【００１６】バス制御部１０のチップバス専有時間は、
１語メモリリードで２語メモリリードした時に、２２ク
ロック、２語メモリリードで２語リードした時に１２ク
ロックとなり、バスの専有時間が少なくなり、データ転
送に要する時間を短縮することができる。
１語メモリリードで２語メモリリードした時に、２２ク
ロック、２語メモリリードで２語リードした時に１２ク
ロックとなり、バスの専有時間が少なくなり、データ転
送に要する時間を短縮することができる。
【００１７】図２は本発明におけるデータ転送シーケン
ス例を示す図である。図５と同一のものは、同一の状態
で示す。図２の実施例と図５の従来例との違いは、それ
までの１語読出しを、２語同時読出しにした点にある。
即ち、シーケンスで言えば、前記（１４）のステップに
おいて、機能ユニット１がＡＷ，Ｄ０の送出と同時に＊
ＢＫ（ブロック），＊ＢＳ（バスサイクルスタート）を
アサートして、転送の開始を宣言し、次のクロックでＤ
１を送出する点が異なるだけである。この図より、２語
メモリリードに要するＴＯＸバスは図の〜の３クロ
ックを専有することになる。この時の機能ユニット０の
バス制御部１０のチップバス１２クロックを専有する。
ス例を示す図である。図５と同一のものは、同一の状態
で示す。図２の実施例と図５の従来例との違いは、それ
までの１語読出しを、２語同時読出しにした点にある。
即ち、シーケンスで言えば、前記（１４）のステップに
おいて、機能ユニット１がＡＷ，Ｄ０の送出と同時に＊
ＢＫ（ブロック），＊ＢＳ（バスサイクルスタート）を
アサートして、転送の開始を宣言し、次のクロックでＤ
１を送出する点が異なるだけである。この図より、２語
メモリリードに要するＴＯＸバスは図の〜の３クロ
ックを専有することになる。この時の機能ユニット０の
バス制御部１０のチップバス１２クロックを専有する。
【００１８】これに対して、図５の従来方式では、１後
メモリリードに要する時間は、，の２クロックであ
る。機能ユニット０のバス制御部１０のチップバスは１
１クロックを専有する。以上のことからも、本発明のバ
ス専有率が減少している事が分かる。
メモリリードに要する時間は、，の２クロックであ
る。機能ユニット０のバス制御部１０のチップバスは１
１クロックを専有する。以上のことからも、本発明のバ
ス専有率が減少している事が分かる。
【００１９】上述の説明では、メモリリードの場合を例
にとって説明したが、本発明はこれに限るものではな
く、メモリライトの場合でも同様な制御が可能である。
また、上述の説明では、２語メモリリードの場合を例に
とったが、ｎ語メモリリードについても全く同様であ
る。
にとって説明したが、本発明はこれに限るものではな
く、メモリライトの場合でも同様な制御が可能である。
また、上述の説明では、２語メモリリードの場合を例に
とったが、ｎ語メモリリードについても全く同様であ
る。
【００２０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来１語メモリリード，１語メモリライトの転
送を行っていたのをｎ語（ここでは２語）のメモリリー
ド，メモリライトの転送制御を行うようにすることによ
り、データ転送に要する時間を短縮することができるデ
ータ転送システムを提供することができる。本発明によ
れば、ＴＯＸバスの専有率を低減させ、ひいてはチップ
バスの専有率も低減するので、入出力装置（通信装置）
に収容できる方路数を増加させることができる。
よれば、従来１語メモリリード，１語メモリライトの転
送を行っていたのをｎ語（ここでは２語）のメモリリー
ド，メモリライトの転送制御を行うようにすることによ
り、データ転送に要する時間を短縮することができるデ
ータ転送システムを提供することができる。本発明によ
れば、ＴＯＸバスの専有率を低減させ、ひいてはチップ
バスの専有率も低減するので、入出力装置（通信装置）
に収容できる方路数を増加させることができる。
【図１】本発明の原理ブロック図である。
【図２】本発明におけるデータ転送シーケンス例を示す
図である。
図である。
【図３】従来システムの構成例を示すブロック図であ
る。
る。
【図４】入出力装置の構成例を示す図である。
【図５】従来のデータ転送シーケンス例を示す図であ
る。
る。
【図６】従来の入出力装置の構成概念図である。
１ ＴＯＸバス １０ バス制御部（ＢＩＣ） １１ Ｘ２５制御部 ２０ リードデータバッファ
Claims (1)
- 【請求項１】 その一端がＴＯＸバス（１）と接続され
るバス制御部（１０）と、 該バス制御部（１０）と接続される少なくとも２語分の
データを処理できるリードデータバッファ（２０）と、 該リードデータバッファ（２０）と接続されるＸ２５制
御部（１１）とで構成される通信装置（６）が複数個Ｔ
ＯＸバス（１）と接続されたシステムにおいて、前記通
信装置（６）間でデータ転送を行うに際し、前記リード
データバッファ（２０）を介してｎ語メモリリード，ｎ
語メモリライト転送を行なわせるようにしたことを特徴
とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121071A JPH05134952A (ja) | 1991-05-27 | 1991-05-27 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121071A JPH05134952A (ja) | 1991-05-27 | 1991-05-27 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134952A true JPH05134952A (ja) | 1993-06-01 |
Family
ID=14802123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121071A Pending JPH05134952A (ja) | 1991-05-27 | 1991-05-27 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749119B2 (en) | 2001-06-12 | 2010-07-06 | Campagnolo S.R.L. | Device and method for inserting an articulation pin for a chain particularly for bicycles |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178533A (en) * | 1981-04-27 | 1982-11-02 | Hitachi Ltd | Data transmission controlling interface with memory |
-
1991
- 1991-05-27 JP JP3121071A patent/JPH05134952A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178533A (en) * | 1981-04-27 | 1982-11-02 | Hitachi Ltd | Data transmission controlling interface with memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749119B2 (en) | 2001-06-12 | 2010-07-06 | Campagnolo S.R.L. | Device and method for inserting an articulation pin for a chain particularly for bicycles |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7058744B2 (en) | Cluster system, computer and program | |
| US5548780A (en) | Method for semaphore communication between incompatible bus locking architectures | |
| WO2008010397A1 (fr) | Contrôleur de mémoire | |
| US8327053B2 (en) | Bus control system and semiconductor integrated circuit | |
| JP4198376B2 (ja) | バスシステム及びバスシステムを含む情報処理システム | |
| US6275886B1 (en) | Microprocessor-based serial bus interface arrangement and method | |
| US7203781B2 (en) | Bus architecture with primary bus and secondary or slave bus wherein transfer via DMA is in single transfer phase engagement of primary bus | |
| WO1996003697A1 (en) | Method for semaphore communication between incompatible bus locking architectures | |
| JPH05134952A (ja) | データ転送システム | |
| JPH0562384B2 (ja) | ||
| JP3867031B2 (ja) | 高速シリアルバスコントローラ | |
| JP2699873B2 (ja) | バス制御回路 | |
| JP2632049B2 (ja) | マルチプロセッサシステム | |
| JPH07334453A (ja) | メモリアクセスシステム | |
| JPH10187595A (ja) | バスブリッジ | |
| JPH02161551A (ja) | データ転送制御方式 | |
| JPH1055341A (ja) | バスインタフェース制御方式 | |
| KR100191242B1 (ko) | 데이타 전송장치 | |
| JP2001022710A (ja) | 複数のバス制御装置を有するシステム | |
| JPS6160162A (ja) | バス調停方式 | |
| JPH0561812A (ja) | 情報処理システム | |
| JPS63251846A (ja) | 記憶装置制御システム | |
| JPH07109599B2 (ja) | 処理システムの情報転送装置 | |
| JPH0399337A (ja) | データ処理ユニットの診断方法、データ処理ユニット、データ処理システム | |
| JPH0461388B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |