JPH05120031A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
- Publication number
- JPH05120031A JPH05120031A JP28433191A JP28433191A JPH05120031A JP H05120031 A JPH05120031 A JP H05120031A JP 28433191 A JP28433191 A JP 28433191A JP 28433191 A JP28433191 A JP 28433191A JP H05120031 A JPH05120031 A JP H05120031A
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- JP
- Japan
- Prior art keywords
- interrupt request
- interrupt
- flag
- control circuit
- interruption request
- Prior art date
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Abstract
(57)【要約】
【目的】割り込み要求が入力されて割り込み要求フラグ
に記憶されてから、割り込み要求フラグがクリアされる
までの間に、次の割り込み要求が入力された場合に、次
の割り込みが記憶されず、動作が異常になる事を防ぐ。 【構成】割り込み要求を複数回記憶できるように割り込
み要求フラグを設ける。これにより、割り込み要求が入
力されて割り込み要求フラグに記憶されてから、割り込
み要求フラグがクリアされるまでの間に入力する、次の
割り込み要求を記憶し、動作が異常になる事を防ぐ。
に記憶されてから、割り込み要求フラグがクリアされる
までの間に、次の割り込み要求が入力された場合に、次
の割り込みが記憶されず、動作が異常になる事を防ぐ。 【構成】割り込み要求を複数回記憶できるように割り込
み要求フラグを設ける。これにより、割り込み要求が入
力されて割り込み要求フラグに記憶されてから、割り込
み要求フラグがクリアされるまでの間に入力する、次の
割り込み要求を記憶し、動作が異常になる事を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明はシングルチップ・マイク
ロコンピュータ特に、シングルチップ・マイクロコンピ
ュータに内蔵される割り込み制御回路に関する。
ロコンピュータ特に、シングルチップ・マイクロコンピ
ュータに内蔵される割り込み制御回路に関する。
【０００２】
【従来の技術】図５は従来のシングルチップ・マイクロ
コンピュータの一例のブロック図であり、図６は図５の
波形図である。図５に於て、シングルチップ・マイクロ
コンピュータはＣＰＵ１と割り込み制御回路２とポート
などの周辺回路３で構成され、割り込み制御回路２は割
り込み要求を１回分記憶する割り込み要求フラグｉｆ０
〜ｉｆｎと割り込み要求の優先順位制御やＣＰＵ１への
割り込み要求信号の出力や割り込み要求フラグのクリア
などを制御する制御回路４で構成される。
コンピュータの一例のブロック図であり、図６は図５の
波形図である。図５に於て、シングルチップ・マイクロ
コンピュータはＣＰＵ１と割り込み制御回路２とポート
などの周辺回路３で構成され、割り込み制御回路２は割
り込み要求を１回分記憶する割り込み要求フラグｉｆ０
〜ｉｆｎと割り込み要求の優先順位制御やＣＰＵ１への
割り込み要求信号の出力や割り込み要求フラグのクリア
などを制御する制御回路４で構成される。
【０００３】ｉｎｔ０〜ｉｎｔｎは周辺回路３から割り
込み制御回路２への割り込み要求信号であり、ｉ０〜ｉ
ｎは制御回路４への割り込み要求フラグｉｆ０〜ｉｆｎ
で記憶された割り込み要求信号であり、ｉｒｑは割り込
み制御回路２からＣＰＵ１への割り込み要求信号であ
り、ｃｌｒｉｆはＣＰＵ１から割り込み制御回路２への
割り込み要求フラグのクリア信号であり、ｃｌｒ０〜ｃ
ｌｒｎは割り込み要求フラグｉｆ０〜ｉｆｎそれぞれの
クリア信号である。
込み制御回路２への割り込み要求信号であり、ｉ０〜ｉ
ｎは制御回路４への割り込み要求フラグｉｆ０〜ｉｆｎ
で記憶された割り込み要求信号であり、ｉｒｑは割り込
み制御回路２からＣＰＵ１への割り込み要求信号であ
り、ｃｌｒｉｆはＣＰＵ１から割り込み制御回路２への
割り込み要求フラグのクリア信号であり、ｃｌｒ０〜ｃ
ｌｒｎは割り込み要求フラグｉｆ０〜ｉｆｎそれぞれの
クリア信号である。
【０００４】図６に示されるように、周辺回路３から割
り込み要求信号、例えばｉｎｔ０が割り込み制御回路２
に入力されると割り込み要求フラグｉｆ０に記憶され、
制御回路４に割り込み要求信号ｉ０が入力され、制御回
路４で割り込み要求の優先順位が決められ、ＣＰＵ１に
割り込み要求ｉｒｑが出力される。ＣＰＵ１で割り込み
要求が受け付けられると、割り込み要求フラグクリア信
号ｃｌｒｉｆが出力され、割り込み制御回路２の制御回
路４で、ＣＰＵ１に割り込み要求を出力した割り込み要
求フラグｉｆ０のクリア信号ｃｌｒ０が出力され、割り
込み要求フラグｉｆ０がクリアされるようになってい
た。
り込み要求信号、例えばｉｎｔ０が割り込み制御回路２
に入力されると割り込み要求フラグｉｆ０に記憶され、
制御回路４に割り込み要求信号ｉ０が入力され、制御回
路４で割り込み要求の優先順位が決められ、ＣＰＵ１に
割り込み要求ｉｒｑが出力される。ＣＰＵ１で割り込み
要求が受け付けられると、割り込み要求フラグクリア信
号ｃｌｒｉｆが出力され、割り込み制御回路２の制御回
路４で、ＣＰＵ１に割り込み要求を出力した割り込み要
求フラグｉｆ０のクリア信号ｃｌｒ０が出力され、割り
込み要求フラグｉｆ０がクリアされるようになってい
た。
【０００５】
【発明が解決しようとする課題】従来のシングルチップ
・マイクロコンピュータでは、同一の割り込み要求を、
１回分記憶する様にしかなっていないため、割り込み要
求が入力されて割り込み要求フラグに記憶されてから、
割り込み要求フラグがクリアされるまでの間に、次の割
り込み要求が入力されると、次の割り込みが記憶され
ず、動作が異常になってしまうなどの問題があった。
・マイクロコンピュータでは、同一の割り込み要求を、
１回分記憶する様にしかなっていないため、割り込み要
求が入力されて割り込み要求フラグに記憶されてから、
割り込み要求フラグがクリアされるまでの間に、次の割
り込み要求が入力されると、次の割り込みが記憶され
ず、動作が異常になってしまうなどの問題があった。
【０００６】
【課題を解決するための手段】本発明のシングルチップ
・マイクロコンピュータは、同一の割り込み要求を複数
回分記憶する回路を備える事により構成される。
・マイクロコンピュータは、同一の割り込み要求を複数
回分記憶する回路を備える事により構成される。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図であり、
図２は図１の波形図である。図１に於て、シングルチッ
プ・マイクロコンピュータはＣＰＵ１と割り込み制御回
路２とポートなどの周辺回路３で構成され、割り込み制
御回路２は割り込み要求を２回分記憶する割り込み要求
フラグ（１段目の割り込み要求フラグｉｆｍ０〜ｉｆｍ
ｎと２段目の割り込み要求フラグｉｆｓ０〜ｉｆｓｎ）
と割り込み要求の優先順位制御やＣＰＵ１への割り込み
要求信号の出力や割り込み要求フラグのクリアなどを制
御する制御回路４で構成される。
る。図１は本発明の第１の実施例のブロック図であり、
図２は図１の波形図である。図１に於て、シングルチッ
プ・マイクロコンピュータはＣＰＵ１と割り込み制御回
路２とポートなどの周辺回路３で構成され、割り込み制
御回路２は割り込み要求を２回分記憶する割り込み要求
フラグ（１段目の割り込み要求フラグｉｆｍ０〜ｉｆｍ
ｎと２段目の割り込み要求フラグｉｆｓ０〜ｉｆｓｎ）
と割り込み要求の優先順位制御やＣＰＵ１への割り込み
要求信号の出力や割り込み要求フラグのクリアなどを制
御する制御回路４で構成される。
【０００８】ｉｎｔ０〜ｉｎｔｎは周辺回路３から割り
込み制御回路２への割り込み要求信号であり、ｉｍ０〜
ｉｍｎは１段目の割り込み要求フラグｉｆｍ０〜ｉｆｍ
ｎで記憶された割り込み要求信号の出力であり、ｉｓ０
〜ｉｓｎは２段目の割り込み要求フラグｉｆｓ０〜ｉｆ
ｓｎで記憶された割り込み要求信号の出力であり、ｉｒ
ｑは割り込み制御回路２からＣＰＵ１への割り込み要求
信号であり、ｃｌｒｉｆはＣＰＵ１から割り込み制御回
路２への割り込み要求フラグのクリア信号であり、ｃｌ
ｒ０〜ｃｌｒｎは割り込み要求フラグｉｆ０〜ｉｆｎそ
れぞれのクリア信号である。
込み制御回路２への割り込み要求信号であり、ｉｍ０〜
ｉｍｎは１段目の割り込み要求フラグｉｆｍ０〜ｉｆｍ
ｎで記憶された割り込み要求信号の出力であり、ｉｓ０
〜ｉｓｎは２段目の割り込み要求フラグｉｆｓ０〜ｉｆ
ｓｎで記憶された割り込み要求信号の出力であり、ｉｒ
ｑは割り込み制御回路２からＣＰＵ１への割り込み要求
信号であり、ｃｌｒｉｆはＣＰＵ１から割り込み制御回
路２への割り込み要求フラグのクリア信号であり、ｃｌ
ｒ０〜ｃｌｒｎは割り込み要求フラグｉｆ０〜ｉｆｎそ
れぞれのクリア信号である。
【０００９】図２の波形図に示されるように、周辺回路
３から割り込み要求信号例えばｉｎｔ０が割り込み制御
回路２に入力されると、１段目の割り込み要求フラグｉ
ｆｍ０に記憶され、その後２段目の割り込み要求フラグ
ｉｆｓ０で記憶され、割り込み要求信号ｉｓ０が制御回
路４に出力される。
３から割り込み要求信号例えばｉｎｔ０が割り込み制御
回路２に入力されると、１段目の割り込み要求フラグｉ
ｆｍ０に記憶され、その後２段目の割り込み要求フラグ
ｉｆｓ０で記憶され、割り込み要求信号ｉｓ０が制御回
路４に出力される。
【００１０】制御回路４で割り込み要求の優先順位が決
められ、ＣＰＵ１に割り込み要求ｉｒｑが出力され、Ｃ
ＰＵ１で割り込み要求が受け付けられると、割り込み要
求フラグクリア信号ｃｌｒｉｆが出力され、割り込み制
御回路２の制御回路４で、ＣＰＵ１に割り込み要求を出
力した割り込み要求フラグのクリア信号ｃｌｒ０が出力
され、２段目の割り込み要求フラグｉｆｓ０がクリアさ
れる。
められ、ＣＰＵ１に割り込み要求ｉｒｑが出力され、Ｃ
ＰＵ１で割り込み要求が受け付けられると、割り込み要
求フラグクリア信号ｃｌｒｉｆが出力され、割り込み制
御回路２の制御回路４で、ＣＰＵ１に割り込み要求を出
力した割り込み要求フラグのクリア信号ｃｌｒ０が出力
され、２段目の割り込み要求フラグｉｆｓ０がクリアさ
れる。
【００１１】ここで、１回目の割り込み要求ｉｎｔ０が
入力されて割り込み要求フラグｉｆｓ０に記憶されてか
ら、割り込み要求フラグがクリアされるまでの間に、２
回目の割り込み要求ｉｎｔ０が入力された場合、図２に
示すように、２回目の割り込み要求は１段目の割り込み
要求フラグｉｆｍ０に記憶され、１回目の割り込みが受
け付けられ、割り込み要求フラグのクリア信号ｃｌｒ０
で、２段目の割り込み要求フラグｉｆｓ０がクリアされ
ると、１段目の割り込み要求フラグｉｆｍ０に記憶され
ている２回目の割り込み要求が２段目の割り込み要求フ
ラグｉｆｓ０に移動し、割り込み要求信号ｉｓ０が出力
され、制御回路４で割り込み要求の優先順位が決めら
れ、ＣＰＵ１に割り込み要求ｉｒｑが出力される。
入力されて割り込み要求フラグｉｆｓ０に記憶されてか
ら、割り込み要求フラグがクリアされるまでの間に、２
回目の割り込み要求ｉｎｔ０が入力された場合、図２に
示すように、２回目の割り込み要求は１段目の割り込み
要求フラグｉｆｍ０に記憶され、１回目の割り込みが受
け付けられ、割り込み要求フラグのクリア信号ｃｌｒ０
で、２段目の割り込み要求フラグｉｆｓ０がクリアされ
ると、１段目の割り込み要求フラグｉｆｍ０に記憶され
ている２回目の割り込み要求が２段目の割り込み要求フ
ラグｉｆｓ０に移動し、割り込み要求信号ｉｓ０が出力
され、制御回路４で割り込み要求の優先順位が決めら
れ、ＣＰＵ１に割り込み要求ｉｒｑが出力される。
【００１２】前述の様に同一の割り込み要求を２回分記
憶するように回路が構成されているため、割り込み要求
が入力されて割り込み要求フラグに記憶されてから、割
り込み要求フラグがクリアされるまでの間に、次の割り
込み要求が入力されても、次の割込みが記憶され、動作
が異常になるなどのことは起こらない。
憶するように回路が構成されているため、割り込み要求
が入力されて割り込み要求フラグに記憶されてから、割
り込み要求フラグがクリアされるまでの間に、次の割り
込み要求が入力されても、次の割込みが記憶され、動作
が異常になるなどのことは起こらない。
【００１３】図３は本発明の第２の実施例のブロック図
であり、図４は図３の波形図である。図３に於て、シン
グルチップ・マイクロコンピュータはＣＰＵ１と割り込
み制御回路２と周辺回路３で構成される。
であり、図４は図３の波形図である。図３に於て、シン
グルチップ・マイクロコンピュータはＣＰＵ１と割り込
み制御回路２と周辺回路３で構成される。
【００１４】割り込み制御回路２は割り込み要求を２回
分記憶する割り込み要求フラグ（１段目の割り込み要求
フラグｉｆｍ０〜ｉｆｍｎと２段目の割り込み要求フラ
グｉｆｓ０〜ｉｆｓｎ）と割り込み処理をマクロサービ
ス処理ですることを指定をするマクロサービスフラグｍ
ｓ０〜ｍｓｎと割り込み要求の優先順位制御やＣＰＵ１
への割り込み要求信号の出力や割り込み要求フラグのク
リアやマクロサービスフラグのクリアなどを制御する制
御回路４で構成される。
分記憶する割り込み要求フラグ（１段目の割り込み要求
フラグｉｆｍ０〜ｉｆｍｎと２段目の割り込み要求フラ
グｉｆｓ０〜ｉｆｓｎ）と割り込み処理をマクロサービ
ス処理ですることを指定をするマクロサービスフラグｍ
ｓ０〜ｍｓｎと割り込み要求の優先順位制御やＣＰＵ１
への割り込み要求信号の出力や割り込み要求フラグのク
リアやマクロサービスフラグのクリアなどを制御する制
御回路４で構成される。
【００１５】説明をより具体的にするために、周辺回路
３に周辺回路の１つであるシリアルインターフェース回
路５を設定し、その送信回路の動作の割り込み処理の関
係で説明する。シリアルインターフェース回路５は送信
バッファＴＸＢと送信シフトレジスタＴＸＳと送信制御
回路６から構成されている。
３に周辺回路の１つであるシリアルインターフェース回
路５を設定し、その送信回路の動作の割り込み処理の関
係で説明する。シリアルインターフェース回路５は送信
バッファＴＸＢと送信シフトレジスタＴＸＳと送信制御
回路６から構成されている。
【００１６】ｉｎｔ０〜ｉｎｔｎは周辺回路３から割り
込み制御回路２への割り込み要求信号であり、特に、シ
リアルインターフェース５から発生する割り込み要求ｉ
ｎｔ０は、シリアルインターフェースの送信バッファＴ
ＸＢのデータが送信シフトレジスタＴＸＳに書き込ま
れ、送信バッファに次の送信データを書き込むことが可
能になったときに出力される信号である。
込み制御回路２への割り込み要求信号であり、特に、シ
リアルインターフェース５から発生する割り込み要求ｉ
ｎｔ０は、シリアルインターフェースの送信バッファＴ
ＸＢのデータが送信シフトレジスタＴＸＳに書き込ま
れ、送信バッファに次の送信データを書き込むことが可
能になったときに出力される信号である。
【００１７】ｉｍ０〜ｉｍｎは１段目の割り込み要求フ
ラグｉｆｍ０〜ｉｆｍｎで記憶された割り込み要求信号
の出力であり、ｉｓ０〜ｉｓｎは２段目の割り込み要求
フラグｉｆｓ０〜ｉｆｓｎで記憶された割り込み要求信
号の出力であり、ｍｓｆ０〜ｍｓｆｎはマクロサービス
フラグの出力であり、ｉｒｑは割り込み制御回路２から
ＣＰＵ１への割り込み要求信号であり、ｍｓは割り込み
制御回路２からＣＰＵ１への割り込み要求がマクローサ
ービス処理であることを表す信号であり、ｃｌｒｉｆは
ＣＰＵ１から割り込み制御回路２への割り込み要求フラ
グのクリア信号であり、ｃｌｒ０〜ｃｌｒｎは割り込み
要求フラグｉｆ０〜ｉｆｎそれぞれのクリア信号であ
る。
ラグｉｆｍ０〜ｉｆｍｎで記憶された割り込み要求信号
の出力であり、ｉｓ０〜ｉｓｎは２段目の割り込み要求
フラグｉｆｓ０〜ｉｆｓｎで記憶された割り込み要求信
号の出力であり、ｍｓｆ０〜ｍｓｆｎはマクロサービス
フラグの出力であり、ｉｒｑは割り込み制御回路２から
ＣＰＵ１への割り込み要求信号であり、ｍｓは割り込み
制御回路２からＣＰＵ１への割り込み要求がマクローサ
ービス処理であることを表す信号であり、ｃｌｒｉｆは
ＣＰＵ１から割り込み制御回路２への割り込み要求フラ
グのクリア信号であり、ｃｌｒ０〜ｃｌｒｎは割り込み
要求フラグｉｆ０〜ｉｆｎそれぞれのクリア信号であ
る。
【００１８】ｃｌｒｍｓはＣＰＵ１から割り込み制御回
路２へのマクロサービスフラグのクリア信号であり、ｍ
ｃｌｒ０〜ｍｃｌｒｎはマクロサービスフラグｍｓ０〜
ｍｓｎそれぞれのクリア信号である。
路２へのマクロサービスフラグのクリア信号であり、ｍ
ｃｌｒ０〜ｍｃｌｒｎはマクロサービスフラグｍｓ０〜
ｍｓｎそれぞれのクリア信号である。
【００１９】ＢＵＳはシングルチップ・マイクロコンピ
ュータの内部データバスであり、ｓｉｏｗｒはＣＰＵか
らシリアルインタフェース５の送信バッファＴＸＢへの
データの書き込み信号であり、ＴＸＢＷＲはシリアルイ
ンタフェース５内部での送信バッファＴＸＢへのデータ
の書き込み信号であり、ＴＸＳＷＲは送信バッファＴＸ
Ｂのデータの送信シフトレジスタＴＸＳへの書き込み信
号であり、ＳＨＩＦＴは送信シフトレジスタＴＸＳのシ
フトクロックであり、ＳＯＵＴはシリアルインターフェ
ース５の送信出力である。
ュータの内部データバスであり、ｓｉｏｗｒはＣＰＵか
らシリアルインタフェース５の送信バッファＴＸＢへの
データの書き込み信号であり、ＴＸＢＷＲはシリアルイ
ンタフェース５内部での送信バッファＴＸＢへのデータ
の書き込み信号であり、ＴＸＳＷＲは送信バッファＴＸ
Ｂのデータの送信シフトレジスタＴＸＳへの書き込み信
号であり、ＳＨＩＦＴは送信シフトレジスタＴＸＳのシ
フトクロックであり、ＳＯＵＴはシリアルインターフェ
ース５の送信出力である。
【００２０】図４の波形図は、送信バッファＴＸＢへの
データの書き込みをマクロサービス処理で行う様に設定
し、ある回数マクロサービス処理を実行すると、割り込
みをマクロサービス処理から通常の割り込みを起動する
様に設定した時の、マクロサービスから通常の割り込み
が起動する時の動作を表したものである。
データの書き込みをマクロサービス処理で行う様に設定
し、ある回数マクロサービス処理を実行すると、割り込
みをマクロサービス処理から通常の割り込みを起動する
様に設定した時の、マクロサービスから通常の割り込み
が起動する時の動作を表したものである。
【００２１】シリアルインターフェース５から割り込み
要求ｉｎｔ０が出力され、割り込み制御回路２で記憶さ
れ、ＣＰＵ１にマクロサービス処理の割り込み要求ｉｒ
ｑ，ｍｓが出力される。
要求ｉｎｔ０が出力され、割り込み制御回路２で記憶さ
れ、ＣＰＵ１にマクロサービス処理の割り込み要求ｉｒ
ｑ，ｍｓが出力される。
【００２２】ＣＰＵ１は割り込み要求によって、マクロ
サービス処理でシリアルインターフェースの送信バッフ
ァＴＸＢにデータを書き込み、割り込み処理をマクロサ
ービス処理から通常処理にするために、割り込み制御回
路２のマクロサービスフラグＭＳ０をクリアする信号ｃ
ｌｒｍｓを割り込み制御回路２に出力し、割り込み制御
回路２は要求を出している割り込みに対応するマクロサ
ービスフラグのクリア信号ｍｃｌｒ０を出力し、マクロ
サービスフラグをクリアし、割り込み要求出力ｉｒｑ，
ｍｓを停止する。
サービス処理でシリアルインターフェースの送信バッフ
ァＴＸＢにデータを書き込み、割り込み処理をマクロサ
ービス処理から通常処理にするために、割り込み制御回
路２のマクロサービスフラグＭＳ０をクリアする信号ｃ
ｌｒｍｓを割り込み制御回路２に出力し、割り込み制御
回路２は要求を出している割り込みに対応するマクロサ
ービスフラグのクリア信号ｍｃｌｒ０を出力し、マクロ
サービスフラグをクリアし、割り込み要求出力ｉｒｑ，
ｍｓを停止する。
【００２３】割り込み要求フラグｉｆｓ０はクリアされ
ていないので、割り込み制御回路２で再度優先順位が決
められ、ＣＰＵ１に通常の割り込み要求ｉｒｑが出力さ
れる。ＣＰＵ１で割り込み要求が受け付けられると、割
り込み要求フラグクリア信号ｃｌｒｉｆが出力され、割
り込み制御回路２の制御回路４で、ＣＰＵ１に割り込み
要求を出力した割り込み要求フラグのクリア信号ｃｌｒ
０が出力され、２段目の割り込み要求フラグｉｆｓ０が
クリアされる。
ていないので、割り込み制御回路２で再度優先順位が決
められ、ＣＰＵ１に通常の割り込み要求ｉｒｑが出力さ
れる。ＣＰＵ１で割り込み要求が受け付けられると、割
り込み要求フラグクリア信号ｃｌｒｉｆが出力され、割
り込み制御回路２の制御回路４で、ＣＰＵ１に割り込み
要求を出力した割り込み要求フラグのクリア信号ｃｌｒ
０が出力され、２段目の割り込み要求フラグｉｆｓ０が
クリアされる。
【００２４】ここで、１回目の通常割り込みが受け付け
られ、割り込み要求フラグがクリアされるまでの間に、
マクロサービス処理でシリアルインターフェース５の送
信バッファＴＸＢに書き込まれたデータが送信シフトレ
ジスタＴＸＳに書き込まれ、送信バッファＴＸＢが空に
なり、割り込み要求ｉｎｔ０が出力された場合、割り込
み制御回路２の１段目の割り込み要求フラグｉｆｍ０に
記憶され、１回目の割り込みが受け付けられ、割り込み
要求フラグのクリア信号ｃｌｒ０で、２段目の割り込み
要求フラグｉｆｓ０がクリアされると、１段目の割り込
み要求フラグｉｆｍ０に記憶されている２回目の割り込
み要求が２段目の割り込み要求フラグｉｆｓ０に移動
し、割り込み要求信号ｉｓ０が出力され、制御回路４で
割り込み要求の優先順位が決められ、ＣＰＵ１に割り込
み要求ｉｒｑが出力される。
られ、割り込み要求フラグがクリアされるまでの間に、
マクロサービス処理でシリアルインターフェース５の送
信バッファＴＸＢに書き込まれたデータが送信シフトレ
ジスタＴＸＳに書き込まれ、送信バッファＴＸＢが空に
なり、割り込み要求ｉｎｔ０が出力された場合、割り込
み制御回路２の１段目の割り込み要求フラグｉｆｍ０に
記憶され、１回目の割り込みが受け付けられ、割り込み
要求フラグのクリア信号ｃｌｒ０で、２段目の割り込み
要求フラグｉｆｓ０がクリアされると、１段目の割り込
み要求フラグｉｆｍ０に記憶されている２回目の割り込
み要求が２段目の割り込み要求フラグｉｆｓ０に移動
し、割り込み要求信号ｉｓ０が出力され、制御回路４で
割り込み要求の優先順位が決められ、ＣＰＵ１に割り込
み要求ｉｒｑが出力される。
【００２５】前述の様に割り込み要求を２回分記憶する
ように回路が構成されているため、１回目の割り込み要
求が入力されて割り込み要求フラグに記憶されてから、
割り込み要求フラグがクリアされるまでの間に、次の割
り込み要求が入力されても、次の割り込みが記憶され
ず、割り込み処理ができず、シリアルインターフェース
の送信動作が停止してしまうなどのことは起こらない。
ように回路が構成されているため、１回目の割り込み要
求が入力されて割り込み要求フラグに記憶されてから、
割り込み要求フラグがクリアされるまでの間に、次の割
り込み要求が入力されても、次の割り込みが記憶され
ず、割り込み処理ができず、シリアルインターフェース
の送信動作が停止してしまうなどのことは起こらない。
【００２６】
【発明の効果】以上説明したように、本発明のシングル
チップ・マイクロコンピュータによれば、１本の割り込
み要求入力を、複数回分の記憶する様になっているた
め、割り込み要求が入力されて割り込み要求フラグに記
憶されてから、割り込み要求フラグがクリアされるまで
の間に、次の割り込み要求が入力されても、次の割り込
みが記憶されず、動作が異常になるなどのことを防ぐ効
果がある。
チップ・マイクロコンピュータによれば、１本の割り込
み要求入力を、複数回分の記憶する様になっているた
め、割り込み要求が入力されて割り込み要求フラグに記
憶されてから、割り込み要求フラグがクリアされるまで
の間に、次の割り込み要求が入力されても、次の割り込
みが記憶されず、動作が異常になるなどのことを防ぐ効
果がある。
【図１】本発明の第１の実施例のブロック図。
【図２】図１の動作の波形図。
【図３】本発明の第２の実施例のブロック図。
【図４】図３の動作の波形図。
【図５】従来のシングルチップ・マイクロコンピュータ
の一例のブロック図。
の一例のブロック図。
【図６】図５の動作の波形図。
１ ＣＰＵ ２ 割り込み制御回路 ３ 周辺回路 ４ 制御回路 ｉｆ０〜ｉｆｎ 割り込み要求フラグ ｉｆｍ０〜ｉｆｍｎ １段目の割り込み要求フラグ ｉｆｓ０〜ｉｆｓｎ ２段目の割り込み要求フラグ ｍｓ０〜ｍｓｎ マクロサービスフラグ
Claims (1)
- 【請求項１】 ＣＰＵと、周辺回路と、前記周辺回路か
らの割り込み要求を制御し前記ＣＰＵに対し割り込み要
求信号を発生する制御回路とを有するマイクロコンピュ
ータにおいて、前記制御回路は同一の割り込み要求を複
数回分記憶する回路を備える事を特徴とするマイクロコ
ンピュータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28433191A JPH05120031A (ja) | 1991-10-30 | 1991-10-30 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28433191A JPH05120031A (ja) | 1991-10-30 | 1991-10-30 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120031A true JPH05120031A (ja) | 1993-05-18 |
Family
ID=17677182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28433191A Pending JPH05120031A (ja) | 1991-10-30 | 1991-10-30 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013097442A (ja) * | 2011-10-28 | 2013-05-20 | Kyocera Document Solutions Inc | 割り込み制御回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363829A (en) * | 1976-11-18 | 1978-06-07 | Sanyo Electric Co Ltd | Generation control system of interrupt signal and interrupt circuit its execution |
| JPS58107962A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | スケジユ−リング方式 |
| JPS5936390A (ja) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | レジスタ回路 |
| JPS60222950A (ja) * | 1984-04-20 | 1985-11-07 | Toshiba Corp | 割込処理装置 |
| JPH02302830A (ja) * | 1989-05-18 | 1990-12-14 | Fujitsu Ltd | 割込制御方式 |
-
1991
- 1991-10-30 JP JP28433191A patent/JPH05120031A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363829A (en) * | 1976-11-18 | 1978-06-07 | Sanyo Electric Co Ltd | Generation control system of interrupt signal and interrupt circuit its execution |
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|---|---|---|---|---|
| JP2013097442A (ja) * | 2011-10-28 | 2013-05-20 | Kyocera Document Solutions Inc | 割り込み制御回路 |
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