JPS63269231A - 割込み優先制御方式 - Google Patents
割込み優先制御方式Info
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- JPS63269231A JPS63269231A JP10396587A JP10396587A JPS63269231A JP S63269231 A JPS63269231 A JP S63269231A JP 10396587 A JP10396587 A JP 10396587A JP 10396587 A JP10396587 A JP 10396587A JP S63269231 A JPS63269231 A JP S63269231A
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- 210000003205 muscle Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロプロセッサを使用する各種の制御装置における
割込み制御回路において１割込み優先レベルを自由に変
更可能にすることにより１割込み制御の高速化を図るも
のである。
割込み制御回路において１割込み優先レベルを自由に変
更可能にすることにより１割込み制御の高速化を図るも
のである。
本発明は、マイクロプロセッサを使用するデータ処理装
置や制御装置における割込み制御方式に関するものであ
り、特に多重化処理（マルチジョブ処理）に有用な割込
み優先制御方式に関する。
置や制御装置における割込み制御方式に関するものであ
り、特に多重化処理（マルチジョブ処理）に有用な割込
み優先制御方式に関する。
従来のデータ処理装置では１割込み優先レベルを決定す
る割込み優先制御方式として、以下に述べるベクタ方式
とプログラム方式とが主に用いられている。
る割込み優先制御方式として、以下に述べるベクタ方式
とプログラム方式とが主に用いられている。
ベクタ方式は２割込み要求源となり得る各要素に予めＪ
１１込み優先レベルを固定的に割り付けておき、 （通
常は製造時に設定される）、複数の割込み要求が同時に
発生した場合、ハードウェア論理回路で構成された割込
み優先制御回路が、自動的に最筋の優先レベルをもつ１
つの割込み要求源を選択し、その割込み処理を行う方式
である。
１１込み優先レベルを固定的に割り付けておき、 （通
常は製造時に設定される）、複数の割込み要求が同時に
発生した場合、ハードウェア論理回路で構成された割込
み優先制御回路が、自動的に最筋の優先レベルをもつ１
つの割込み要求源を選択し、その割込み処理を行う方式
である。
またプログラム方式は２割込み要求源となり得る各要素
ごとの割込み優先レベルをソフトウ二ア上で管理し、複
数の割込み要求が同時に発生した場合、プログラムによ
り最筒の優先レベルをもつ１つの割込み要求源を選択し
、その割込み処理を行う方式である。
ごとの割込み優先レベルをソフトウ二ア上で管理し、複
数の割込み要求が同時に発生した場合、プログラムによ
り最筒の優先レベルをもつ１つの割込み要求源を選択し
、その割込み処理を行う方式である。
従来のベクタ方式による割込み優先制御方式は。
ハードウェア論理回路で構成されプログラムによる判断
が不要であるため、高速動作が可能である利点をもつが
１割込み優先レベルが固定されているため、状況に応じ
た割込み優先レベルの変更ができず、多重化処理を効率
化できない欠点があった。
が不要であるため、高速動作が可能である利点をもつが
１割込み優先レベルが固定されているため、状況に応じ
た割込み優先レベルの変更ができず、多重化処理を効率
化できない欠点があった。
また従来のプログラム方式による割込み優先制御方式は
、プログラムにより割込み要求の優先決定処理を行うた
め、自由に優先レベルを変更できる利点があるが、その
反面、ベクタ方式にくらべて動作速度がかなり遅い欠点
があった。
、プログラムにより割込み要求の優先決定処理を行うた
め、自由に優先レベルを変更できる利点があるが、その
反面、ベクタ方式にくらべて動作速度がかなり遅い欠点
があった。
このように、従来の割込み優先制御方式は、いずれも一
長一短があり、不満足なものであった。
長一短があり、不満足なものであった。
ｃ問題点を解決するための手段〕
本発明は、ベクタ方式とプログラム方式の両方の利点を
兼ねそなえた割込み優先制御方式を提供するものである
。
兼ねそなえた割込み優先制御方式を提供するものである
。
そのため本発明は、各割込み要求源に対応させて１割込
み要求優先表示手段を設け、その表示をマイクロプロセ
ッサが処理中に任意に更新できるようにして、たとえば
本来の割込み優先レベルが低い処理の実行中であっても
、優先レベルを一時的に高＜シ、他の本来上位の割込み
要求があっても受は付けず、処理を続行するように制御
することを可能にする。
み要求優先表示手段を設け、その表示をマイクロプロセ
ッサが処理中に任意に更新できるようにして、たとえば
本来の割込み優先レベルが低い処理の実行中であっても
、優先レベルを一時的に高＜シ、他の本来上位の割込み
要求があっても受は付けず、処理を続行するように制御
することを可能にする。
第１図に１本発明の原理的構成を２例示的方法を用いて
示す。
示す。
１は、マイクロプロセッサである。
２．２′は、それぞれ割込み要求源“Ａ’、’Ｂ”から
の割込み要求を設定する割込み要求制御回路である。こ
れらの制御回路２，２′はそれぞれマイクロプロセッサ
１によってマスク制御され、必要に応じて任意の割込み
要求源からの割込み要求を禁止する機能をもつ。
の割込み要求を設定する割込み要求制御回路である。こ
れらの制御回路２，２′はそれぞれマイクロプロセッサ
１によってマスク制御され、必要に応じて任意の割込み
要求源からの割込み要求を禁止する機能をもつ。
５．５′は、それぞれ割込み要求源Ａ、Ｂからの割込み
要求についてその優先レベルを制御する割込み要求優先
制御回路である。
要求についてその優先レベルを制御する割込み要求優先
制御回路である。
５０．５０’は、それぞれ割込み要求優先制御回路５．
５′内に設けられている優先レベル表示用の割込み要求
優先表示手段であり、マイクロプロセッサ１により任意
に設定あるいは更新される。たとえば簡単な場合、オン
、オフの２レベル表示とし、この割込み要求優先表示手
段がオンに設定あるいは更新されている割込み要求の処
理がマイクロプロセッサｌの実行権をとるように制御さ
れる。
５′内に設けられている優先レベル表示用の割込み要求
優先表示手段であり、マイクロプロセッサ１により任意
に設定あるいは更新される。たとえば簡単な場合、オン
、オフの２レベル表示とし、この割込み要求優先表示手
段がオンに設定あるいは更新されている割込み要求の処
理がマイクロプロセッサｌの実行権をとるように制御さ
れる。
６は１割込み要求優先表示回路であり、マイクロプロセ
ッサからの読み出し制御を受けて１割込み要求優先表示
手段５０．５０’の内容を、マイクロプロセッサｌへ読
み出す。
ッサからの読み出し制御を受けて１割込み要求優先表示
手段５０．５０’の内容を、マイクロプロセッサｌへ読
み出す。
第１図に示すマイクロプロセッサｌ内のフローを用いて
２本発明の詳細な説明する。なお説明の便宜上、マイク
ロプロセッサ１は通常アイドルタスクを実行しており１
割込み要求ｔｉ、Ａ、 Ｂの優先レベルは最初アイドル
タスクの優先レベルよりも上位に設定されているが、一
定回数連続して割込み処理を実行した後は下位に変更さ
れるものとする。
２本発明の詳細な説明する。なお説明の便宜上、マイク
ロプロセッサ１は通常アイドルタスクを実行しており１
割込み要求ｔｉ、Ａ、 Ｂの優先レベルは最初アイドル
タスクの優先レベルよりも上位に設定されているが、一
定回数連続して割込み処理を実行した後は下位に変更さ
れるものとする。
■二マイクロプロセッサ１は９割込み要求制御回路２．
２′のいずれかから２割込み要求が発生していることを
検出すると、現在実行中のアイドルタスクを中断し２割
込み要求優先表示手段５０．５０’を用いた割込み優先
制御を行っているモードかどうかにより （予めモード
制御が行われる）、ステップ■〜■か、■〜■かのいず
れかに切り分ける。
２′のいずれかから２割込み要求が発生していることを
検出すると、現在実行中のアイドルタスクを中断し２割
込み要求優先表示手段５０．５０’を用いた割込み優先
制御を行っているモードかどうかにより （予めモード
制御が行われる）、ステップ■〜■か、■〜■かのいず
れかに切り分ける。
■：割込み処理後にアイドルタスクを再開するため、使
用したレジスタの内容を退避する６■；割込み要求に対
応する割込み処理を実行する。
用したレジスタの内容を退避する６■；割込み要求に対
応する割込み処理を実行する。
■：割込み処理終了後２割込み要求優先表示回路６を制
御して、各割込み要求源についての割込み要求優先表示
手段５０．５０’の内容を読み出し、たとえば現在実行
中の割込み要求の割込み要求源から再び割込み要求があ
り、かつその割込み要求優先表示がオンに設定されてい
ることを識別すると、制御を返さずにステップ■へ戻り
、新しい割込み要求に応じて同じ割込み処理を繰り返す
。この動作は２割込み要求優先表示がオンである限り続
けられ、オフを検出したときに、ステップ■に移る。割
込み要求優先表示のオンからオフへの変更は１割込み処
理の連続繰り返し回数が一定数に達したときに行われる
。
御して、各割込み要求源についての割込み要求優先表示
手段５０．５０’の内容を読み出し、たとえば現在実行
中の割込み要求の割込み要求源から再び割込み要求があ
り、かつその割込み要求優先表示がオンに設定されてい
ることを識別すると、制御を返さずにステップ■へ戻り
、新しい割込み要求に応じて同じ割込み処理を繰り返す
。この動作は２割込み要求優先表示がオンである限り続
けられ、オフを検出したときに、ステップ■に移る。割
込み要求優先表示のオンからオフへの変更は１割込み処
理の連続繰り返し回数が一定数に達したときに行われる
。
■：割込み処理を終了し２元のアイドルタスクを再開す
るため、退避しであるレジスタの内容を復旧する。
るため、退避しであるレジスタの内容を復旧する。
０〜０８割込み要求優先表示手段５０．５０’を用いな
いモードの場合には、従来方式と同様であり、ステップ
■〜■からステップ■に基づく繰り返しを除いたものと
なる。
いモードの場合には、従来方式と同様であり、ステップ
■〜■からステップ■に基づく繰り返しを除いたものと
なる。
以上のように１本発明では、優先レベルが低い割込み要
求源（ある種のＩ１０装置）の処理を。
求源（ある種のＩ１０装置）の処理を。
一旦実行開始した後は、継続割込み要求がある限り、一
定回数連続処理を行うように制御することができ、過剰
な処理の中断による処理効率の低下を防止することがで
きる。
定回数連続処理を行うように制御することができ、過剰
な処理の中断による処理効率の低下を防止することがで
きる。
第２図は本発明の１実施例による割込み制御回路の構成
図であり、第３図はその中の割込み要求制御回路の詳細
回路図、第４図は割込み要求優先制御回路の細部回路図
である。
図であり、第３図はその中の割込み要求制御回路の詳細
回路図、第４図は割込み要求優先制御回路の細部回路図
である。
第２図ないし第４閏において。
１は、マイクロプロセッサＭＰＵである。
２は１割込み要求源の個数だけ設けられている割込み要
求制御回路である。
求制御回路である。
３は７割込み要求制御用の各種レジスタを選択するアド
レスデコーダである。
レスデコーダである。
４は、各種レジスタにデータを書き込みあるいはその内
容を読み出すタイミング信号を発生するタイミング制御
回路である。
容を読み出すタイミング信号を発生するタイミング制御
回路である。
５．５′は９割込み要求の優先レベルを制御する割込み
要求優先制御回路であり、各割込み要求源に対応させて
設けられる。
要求優先制御回路であり、各割込み要求源に対応させて
設けられる。
６は１割込み優先レヘルをもつ割込み要求を表示する割
込み要求優先表示回路である。 。
込み要求優先表示回路である。 。
７は、マルチプレクサおよびバスドライバである。
８．１５は、ＯＲ回路である。
９．１３．１７は、ＮＡＮＤ回路である。
１０は、ＭＰＵデータバスである。
１１は、アドレスバスである。
１２は１割込み要求マスクレジスタである。
１４．１８は、ＡＮＤ回路である。
１６は２割込み要求優先表示レジスタである。
ＲＥＱは、ＭＰＵに対する割込み要求信号である（全要
求をまとめた信号である）。
求をまとめた信号である）。
５−ＲＥＱ−へは１割込み要求源“Ａｏから上げられた
割込み要求゛Ａ″ である。
割込み要求゛Ａ″ である。
ＲＥＱ−Ａは、５−ＲＥＱ−Ａに割込みマスクをかけた
割込み要求である。
割込み要求である。
ＭＰＵ−ＤＡＴＡ−７〜０は、ＭＰＵデータバスのビッ
ト７〜０である。
ト７〜０である。
ＲＥＱ−Ｄ ｉ ５Ｐ−Ｃ３−Ａは１割込み要求°Ａ′
用の割込み要求優先表示レジスタ選択信号である。
用の割込み要求優先表示レジスタ選択信号である。
ＲＥＱ−ＣＮＴ−Ｃ３−Ａは１割込み要求Ａ゛用の割込
み要求マスクレジスタ選択信号である。
み要求マスクレジスタ選択信号である。
ＤＡＴＡ−ＷＲｉ ＴＥ−ＧＡＴＥは、ＭＰＵから各種
レジスタへのデータライトタイミング信号である。
レジスタへのデータライトタイミング信号である。
ＤＡＴＡ−ＲＥＡＤ−ＧＡＴＥは、ＭＰＵから各種レジ
スタへのデータリードタイミング信号である。
スタへのデータリードタイミング信号である。
ＰＲｉ−ＲＥＱ−Ａは１割込み要求優先制御回路５を通
過した割込み要求優先表示信号である。
過した割込み要求優先表示信号である。
次に第２図ないし第３図を参照して１回路の動作機能を
説明する。
説明する。
第２図において、たとえばＩ１０装置などの要求源“八
°から上げられた割込み要求５−ＲＥＱ−Ａは、対応す
る割込み要求制御回路２と割込み要求優先制御回路５に
印加される。
°から上げられた割込み要求５−ＲＥＱ−Ａは、対応す
る割込み要求制御回路２と割込み要求優先制御回路５に
印加される。
割込み要求制御回路２は５割込みマスク機能をもち、５
−ＲＥＱ−Ａがマスクされていない場合。
−ＲＥＱ−Ａがマスクされていない場合。
ＲＦ、Ｑ−ＡとしてＭＰＵＩに印加する。
ＭＰＵＩは、このときアイドルタスク（非削込み時に実
行するタスク）を実行しているものとすると、アイドル
タスクを中断して１割込み要求制御用の割込みハンドラ
（図示せず）を呼び出す。
行するタスク）を実行しているものとすると、アイドル
タスクを中断して１割込み要求制御用の割込みハンドラ
（図示せず）を呼び出す。
割込みハンドラは、まず割込み要求優先表示回路６の出
力を読み出すため、各割込み要求優先表示レジスタ１６
に割り付けられているアドレスを順次発生し５アドレス
バス１１を介してアドレスデコーダ３に印加する。
力を読み出すため、各割込み要求優先表示レジスタ１６
に割り付けられているアドレスを順次発生し５アドレス
バス１１を介してアドレスデコーダ３に印加する。
アドレスデコーダ３は、これに応じてＲＥＱ−Ｄ ｉ
Ｓ Ｐ−Ｃ３−Ａ、・・・を順次発生し、それぞれ対応
する割込み要求優先制御回路５に印加する。
Ｓ Ｐ−Ｃ３−Ａ、・・・を順次発生し、それぞれ対応
する割込み要求優先制御回路５に印加する。
このとき割込み要求源“Ａｏに対して高い割込み優先レ
ベルが与えられていると１割込み要求優先表示信号ＰＲ
ｉ−ＲＥＱ−Ａが出力され９割込み要求優先表示回路６
を介して、ＭＰＵデータバス１０に出力される。
ベルが与えられていると１割込み要求優先表示信号ＰＲ
ｉ−ＲＥＱ−Ａが出力され９割込み要求優先表示回路６
を介して、ＭＰＵデータバス１０に出力される。
割込みハンドラは、この割込み要求優先表示信号ＰＲ４
−ＲＥＱ−Ａを識別すると、ＲＥＱ−Ａのδす込み処理
プログラムに制御を渡し１割込み制御を完了する。
−ＲＥＱ−Ａを識別すると、ＲＥＱ−Ａのδす込み処理
プログラムに制御を渡し１割込み制御を完了する。
他方１割込み要求優先制御回路５のいずれもが割込み要
求優先表示信号を出力しない場合には。
求優先表示信号を出力しない場合には。
ＭＰＵＩは元のアイドルタスクを実行する。
第３図により１割込み要求制御回路の詳細を説明する。
この割込み要求制御回路２は２割込み要求源゛Ａ゛から
の割込み要求５−ＲＥＱ−Ａを、ＭＰＵ１からの指示に
より、マスク制御する。
の割込み要求５−ＲＥＱ−Ａを、ＭＰＵ１からの指示に
より、マスク制御する。
マスクは、ＭＰＵＩによりＭ Ｐ Ｕ −Ｄ Ａ Ｔ
Ａ −７を介して割込み要求マスクレジスタ１２に設定
される。設定タイミングは、ＮＡＮＤ回路１３に加えら
れる °Ａ゛用の割込み要求マスクレジスタ選択信号Ｒ
ＥＱ−ＣＮＴ−Ｃ５−Ａとデータライトタイミング信号
ＤＡＴＡ−ＷＲｉ ＴＥ−ＧＡＴＥとの一致によって定
まる。
Ａ −７を介して割込み要求マスクレジスタ１２に設定
される。設定タイミングは、ＮＡＮＤ回路１３に加えら
れる °Ａ゛用の割込み要求マスクレジスタ選択信号Ｒ
ＥＱ−ＣＮＴ−Ｃ５−Ａとデータライトタイミング信号
ＤＡＴＡ−ＷＲｉ ＴＥ−ＧＡＴＥとの一致によって定
まる。
割込み要求マスクレジスタ１２に設定されたマスクは、
ＡＮＤ回路１４の一方に入力され、５−ＲＥＱ−Ａと一
致をとられる。すなわちマスクの値が“１゛ならば５−
ＲＥＱ−ＡはＲＥＱ−ＡとしてＯＲ回路１５へ出力され
、ＭＰＵＩへ印加される。しかしマスクの値が０゛であ
ったならば。
ＡＮＤ回路１４の一方に入力され、５−ＲＥＱ−Ａと一
致をとられる。すなわちマスクの値が“１゛ならば５−
ＲＥＱ−ＡはＲＥＱ−ＡとしてＯＲ回路１５へ出力され
、ＭＰＵＩへ印加される。しかしマスクの値が０゛であ
ったならば。
５−ＲＥＱ−ＡはＡＮＤ回路１４で阻止され１ＭＰＵＩ
へは伝えられない。
へは伝えられない。
ＯＲ回路１５は、各割込み要求源に属する割込み要求制
御回路２．２’、・・・の全てのＲＥＱ出力のＯＲをと
り、ＭＰＬｌｌに印加する。
御回路２．２’、・・・の全てのＲＥＱ出力のＯＲをと
り、ＭＰＬｌｌに印加する。
このようにして、ＭＰＵＩは任意の割込み要求源の割込
み要求を動的に禁止したり５選択することができ、たと
えば、ＭＰＵＩを特定の割込み要求源のみに専用させる
ことができる。
み要求を動的に禁止したり５選択することができ、たと
えば、ＭＰＵＩを特定の割込み要求源のみに専用させる
ことができる。
次に第４図により７割込み要求優先制御回路の詳細を説
明する。
明する。
この割込み要求優先制御回路は、第３図で説明した割込
み要求制御回路と回路構成上は類似しており１割込み要
求’／１５ ’Ａ’ についての優先表示は。
み要求制御回路と回路構成上は類似しており１割込み要
求’／１５ ’Ａ’ についての優先表示は。
ＭＰＵＩによりＭＰＵ−ＤＡＴＡ−７を介して。
割込み要求優先表示レジスタ１６に与えられ、ＮＡＮＤ
回路１７に印加されるＲＥＱ−ＤｉＳＰ−Ｃ３−ＡとＤ
ＡＴＡ−ＷＲ１ＴＥ−ＧＡＴＥとが一致するタイミング
でレジスタに設定される。
回路１７に印加されるＲＥＱ−ＤｉＳＰ−Ｃ３−ＡとＤ
ＡＴＡ−ＷＲ１ＴＥ−ＧＡＴＥとが一致するタイミング
でレジスタに設定される。
ＡＮＤ回路１８は、υ１込み要求優先表示レジスタ１６
に優先表示を示す値“１“が設定されている限り、ＲＥ
Ｑ−ＤＩＳＰ−Ｃ３−ＡのタイミングでＲＥＱ−ＡをＰ
Ｒ１−ＲＥＱ−Ａ （＝ “１゛）として出力する。す
なわら、ＲＥＱ−Ａに対して高い優先レベルを与える旨
の出力表示を行う。しかしレジスタの値が“０゛であっ
た場合には、ＲＥＱ−ＡはＡＮＤ回路１８に阻止され、
出力値は“０° となって、優先レベルが低いことを表
示す１つの実施例として、優先レベルを割込み要求の連
続受は付は回数に応じて変化させることができる。この
場合は２割込み要求優先表示レジスタ１６をプリセット
カウンタで構成し、ＭＰＵＩは特定の割込み要求源に対
して割込み要求を連続受は付ける回数を、そのブリセン
トカウントにプリセットしておき（たとえばシステム車
上げ時）。
に優先表示を示す値“１“が設定されている限り、ＲＥ
Ｑ−ＤＩＳＰ−Ｃ３−ＡのタイミングでＲＥＱ−ＡをＰ
Ｒ１−ＲＥＱ−Ａ （＝ “１゛）として出力する。す
なわら、ＲＥＱ−Ａに対して高い優先レベルを与える旨
の出力表示を行う。しかしレジスタの値が“０゛であっ
た場合には、ＲＥＱ−ＡはＡＮＤ回路１８に阻止され、
出力値は“０° となって、優先レベルが低いことを表
示す１つの実施例として、優先レベルを割込み要求の連
続受は付は回数に応じて変化させることができる。この
場合は２割込み要求優先表示レジスタ１６をプリセット
カウンタで構成し、ＭＰＵＩは特定の割込み要求源に対
して割込み要求を連続受は付ける回数を、そのブリセン
トカウントにプリセットしておき（たとえばシステム車
上げ時）。
割込み要求を連続受は付ける（すなわちその割込み処理
を実行する）ごとにカウントダウン（−１）１こ し、プリセットカウンタの値が１以上である間は高い優
先レベルを与えておき、プリセットカウンタの値が０に
なったとき優先レベルを低いレベルに変更する。
を実行する）ごとにカウントダウン（−１）１こ し、プリセットカウンタの値が１以上である間は高い優
先レベルを与えておき、プリセットカウンタの値が０に
なったとき優先レベルを低いレベルに変更する。
またプリセットカウンタの値が０に達する前に割込み要
求の連続が途絶えた場合には、プリセットカウンタを元
のプリセット値にリセットする。
求の連続が途絶えた場合には、プリセットカウンタを元
のプリセット値にリセットする。
本発明によれば、特定の割込み要求源たとえばｌ１０Ｗ
置について１割込み要求が連続して発生する場合には、
ＭＰＵを継続して専用させることができるため、レジス
タの退避、復旧の回数を削減でき、また連続回数に制限
を設けることにより。
置について１割込み要求が連続して発生する場合には、
ＭＰＵを継続して専用させることができるため、レジス
タの退避、復旧の回数を削減でき、また連続回数に制限
を設けることにより。
他の割込み要求源からの割込み要求の処理機会が過度に
失われないようにすることができる。その結果割込み処
理時間の短縮と、処理効率の改善とを図ることができる
。
失われないようにすることができる。その結果割込み処
理時間の短縮と、処理効率の改善とを図ることができる
。
第１図は本発明の原理的構成図、第２図は本発明の１実
施例による割込み制御回路の構成図、第３図は第２図中
の割込み要求制御回路の詳細回路図、第４図は第２図中
の割込み要求優先制御回路の詳細回路図である。 第１図中。 １：マイクロプロセッサ ２．２’：割込み要求制御回路 ５．５’：割込み要求優先制御回路 ６：割込み要求優先表示回路 ５０．５０’：割込み要求表示手段 特許出願人 株式会社ピーエフニー代理人弁理士
長谷用 文廣（外２名）本発明の原理ｎつ構成゛ 第 １ 図 本発明の１実施例による割込み利ｌ＠１回路の構成゛５
」 り ｆヨ 割込み要求制御回路 第 ３ 図 割込みＩ！求優先制御回路
施例による割込み制御回路の構成図、第３図は第２図中
の割込み要求制御回路の詳細回路図、第４図は第２図中
の割込み要求優先制御回路の詳細回路図である。 第１図中。 １：マイクロプロセッサ ２．２’：割込み要求制御回路 ５．５’：割込み要求優先制御回路 ６：割込み要求優先表示回路 ５０．５０’：割込み要求表示手段 特許出願人 株式会社ピーエフニー代理人弁理士
長谷用 文廣（外２名）本発明の原理ｎつ構成゛ 第 １ 図 本発明の１実施例による割込み利ｌ＠１回路の構成゛５
」 り ｆヨ 割込み要求制御回路 第 ３ 図 割込みＩ！求優先制御回路
Claims (1)
- 【特許請求の範囲】 割込み要求源ごとにその割込み要求の優先制御を行う割
込み要求優先制御回路（５）をそなえ、マイクロプロセ
ッサ（１）により制御される装置において、 上記割込み要求優先制御回路（５）は、マイクロプロセ
ッサ（１）により設定可能な割込み要求優先表示手段（
５０）を有し、 マイクロプロセッサ（１）は、割込み要求検出時に各割
込み源ごとの割込み要求優先制御回路（５）の割込み要
求優先表示手段（５０）の内容を読み出し、その内容に
したがって割込み要求を許可するか否かを決定すること
を特徴とする割込み優先制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10396587A JPS63269231A (ja) | 1987-04-27 | 1987-04-27 | 割込み優先制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10396587A JPS63269231A (ja) | 1987-04-27 | 1987-04-27 | 割込み優先制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269231A true JPS63269231A (ja) | 1988-11-07 |
Family
ID=14368076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10396587A Pending JPS63269231A (ja) | 1987-04-27 | 1987-04-27 | 割込み優先制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269231A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103657A (en) * | 1979-02-05 | 1980-08-08 | Hitachi Ltd | Priority circuit |
| JPS55119724A (en) * | 1979-03-09 | 1980-09-13 | Hitachi Ltd | Priority selection circuit |
-
1987
- 1987-04-27 JP JP10396587A patent/JPS63269231A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103657A (en) * | 1979-02-05 | 1980-08-08 | Hitachi Ltd | Priority circuit |
| JPS55119724A (en) * | 1979-03-09 | 1980-09-13 | Hitachi Ltd | Priority selection circuit |
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