JPH0123812B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本考案は、マイクロ・プロセツサに関し、特に
割込み発生後、マイクロプログラムによる並列処
理が可能なマイクロ・プロセツサに関するもので
ある。

〔発明の背景〕

近年のコンピユータ・システムにおいて、周辺
装置のデータ転送速度の高速化は著しく、特にデ
イスク駆動装置は3MB／secの高速度でデータ転
送が可能となつたが、これらは従来の2.5倍の速
度である。これらの周辺装置と接続されている中
央処理装置内のチヤネル装置の中には上記高速の
データ転送を処理できないものがあり、システム
構成上のネツクとなつている。

そこで、その対策として、チヤネル装置CHL
とデイスク駆動装置DKUとの間に存在して、デ
ータ転送その他を制御するデイスク制御装置
DKC内に大容量のバツフア・メモリを設置し、
上記低／中速度のチヤネル装置と高速度のデイス
ク駆動装置間の速度の差を吸収させることによ
り、高速度デイスク駆動装置を低／中速度チヤネ
ル装置に接続している。

第１図は、大容量のバツフア・メモリを搭載し
たデイスク制御装置のブロツク図である。

１はデイスク制御装置、２はマイクロ・プロセ
ツサ、３はチヤネル・インタフエース制御部、４
はバツフア・メモリ、５はデイスク・インタフエ
ース制御部である。マイクロ・プロセツサ２はデ
イスク制御装置１全体を制御し、チヤネル・イン
タフエース制御部３はチヤネル装置CHLとの間
でデータの転送およびコマンド情報、状態情報等
の授受を行い、バツフア・メモリ４は転送された
データの緩衝用のメモリであつて、リード・デー
タ、ライト・データはすべてこのメモリ４を通過
する。デイスク・インタフエース制御部５は、、
デイスク駆動装置DKUとの間でデータの転送お
よびデイスク駆動装置への動作指示、その他の制
御を行う。

ところで、第１図に示すデイスク制御装置１に
おいては、対チヤネルの処理と、対デイスク駆動
装置の処理を同時並行して行う必要がある。

第２図は、第１図におけるデイスク制御装置の
動作シーケンス・チヤートである。

第２図では、リード処理の例を示しており、ま
たチヤネル装置とデイスク駆動装置のデータ転送
速度の比は１：２である。

もし、チヤネル装置とデイスク駆動装置のデー
タ転送速度が等しいならば、対チヤネルと対デイ
スク駆動装置のデータ転送処理は同期して処理す
ることができ、さらにコマンド・チエーン処理と
ギヤツプ処理も同期して処理できるため、１つの
マイクロプログラムにより処理することができ
る。

しかし、チヤネル装置のデータ転送速度と、デ
イスク駆動装置のデータ転送速度に差がある場合
には対チヤネルと対デイスク駆動装置の処理を同
期して処理することはできない。

第２図においては、上方から下方に向つてチヤ
ネルCHL側とデイスク制御装置とデイスク駆動
装置DKU側が示されており、デイスク制御装置
では対チヤネルCHL処理と対デイスク駆動装置
DKU処理が左側から右側に向つて時系列に配置
されている。

第２図のデイスク制御装置の対CHL処理と対
DKU処理において初期設定の後、デイスク駆動
装置DKUから読み出されたレコードＲ１をバツ
フア・メモリ４に転送し終つた時点では、バツフ
ア・メモリ４からのチヤネル装置CHLにレコー
ドＲ１を転送している途中である。したがつて、
対DKU処理では、レコードＲ１のリード後、次
のレコードＲ２を処理するためのデイスク駆動装
置DKUに対する指示を行う（これをギヤツプ処
理と呼ぶ）。対DKU処理でギヤツプ処理を行つて
いる間、チヤネル装置CHLに対してはレコード
Ｒ１のデータ転送処理を行う。チヤネル装置
CHLへのレコードＲ１の転送処理が終了した時
点では、対DKU処理はレコードＲ２のリード動
作を行つており、したがつてチヤネル装置CHL
に対しては次のコマンド・チエーン処理を実行す
る必要がある。コマンド・チエーン処理とは、次
に実行すべきチヤネル・コマンドとの関係をチヤ
ネル・メモリで指示しておくことである。

このように、対CHL処理と対DKU処理のデー
タ転送速度が異なるデイスク制御装置では、対
CHL処理と対DKU処理を独立して実行する必要
がある。したがつて、マイクロ・プロセツサ２は
チヤネル・インタフエース制御部３およびデイス
ク・インタフエース制御部５をそれぞれ独立に制
御するために、並列処理の機能を備えていなけれ
ばならない。

このような場合、従来の方法としては、(i)２つ
のマイクロ・プロセツサを設け、互いに連携をも
つたマイクロプログラムで処理する方法と、(ii)１
つのマイクロ・プロセツサで処理するが、割込み
機能を持たせ、割込みにより２つのマイクロ・プ
ログラムを交互に切換えて走行させる方法の２つ
がある。しかし、上記(i)の方法では、１つのマイ
クロ・プロセツサのみの場合に比べて、ハードウ
エア量が倍となり、しかも２つのマイクロ・プロ
セツサ間の情報授受が必要となるので、その分の
ハードウエアも増加し、必ずしも有利な方法とは
言えない。また、上記(ii)の方法では、２つのマイ
クロプログラムを各処理単位で切換えて走行させ
るため、第２図に示すように、同時に２つの処理
を行う必要がある場合には適さない。すなわち、
第２図に示すデイスク制御装置では、例えば対
CHL処理でデータ転送を行つているとき、同時
に対DKU処理でギヤツプ処理を行う等の並列処
理が必要であるが、従来の割込み処理では上記並
列処理は不可能である。

また、従来、第３図に示すように、複数個のレ
ジスタ・アレイを用いてマルチプログラムの並列
処理を行うマイクロ・プロセツサが提案されてい
る（特開昭56−99546号公報参照）。第３図におい
いては、レジスタ・アレイ２７の内容を複数個記
憶するレジスタ・アレイ退避用RAM２９と、
RAM２９の中のレジスタ・アレイを選択するレ
ジスタ・アレイ選択回路３０を設け、レジスタ・
アレイ２７にはアキユームレータACCとレジス
タとプログラム・カウンタPCを格納しておく。
レジスタ・アレイ選択回路３０は、タイミング制
御回路２５からのクロツク信号と、これに同期し
て一定期間信号レベルを“Ｌ”にする命令実行信
号により、レジスタ・アレイ選択信号とレジス
タ・アレイ読取り、書込み信号を生成し、１命令
実行ごとにレジスタ・アレイ２７の内容をRAM
２９の選択された領域と順次入れ換える。これに
よつて、複数のプログラムを並列に実行すること
ができる。なお、バス・ドライバ２６，２８は、
内部バス２０を管理し、命令レジスタ２２は読み
出された命令を格納し、デコーダ・エンコーダ２
３は命令をデコードするとともに、マシンサイク
ルをエンコードする。演算回路２１は、デコード
の結果により生成された制御信号により動作し、
命令レジスタ２２の一部内容をもとにしてレジス
タ選択回路２４で選択したレジスタ０からのデー
タを、バス２０を介して演算回路２１に入力さ
せ、演算結果を再びレジスタ０に格納する。

第３図のマイクロ・プロセツサでは、RAM２
９に記憶されたレジスタ・アレイ数と等しい数の
プログラムを、プログラム・カウンタ、レジス
タ、アキユムレータを切換えることによつて、複
数個を並行して実行するが、前記(ii)の方法と同じ
ように、同時に２つの処理を行う必要がある場合
には適さない。

〔発明の目的〕

本発明の目的は、これら従来の欠点を改善し、
対CHL処理と対DKU処理のような異なつた処理
を同時に実行でき、かつハードウエア量を増加す
ることがないマイクロ・プロセツサを提供するこ
とにある。

〔発明の概要〕

前記目的を達成するため、本発明のマイクロ・
プロセツサは、マイクロプログラムを格納する制
御用メモリと、該制御用メモリに対するアドレス
を格納する複数個のアドレス・レジスタと、演算
制御回路を備えたマイクロ・プロセツサにおい
て、前記複数のアドレスレジスタに共通の単一の
演算制御回路と、該演算制御回路からのアドレ
ス・レジスタの１つを指定する信号、およびアド
レス・レジスタの１つを指定した外部割込み信号
を受け取り、同時に１つだけ指定されたときには
指定されたアドレス・レジスタの選択信号を、ま
た全部のアドレス・レジスタが指定されたときに
は全アドレス・レジスタを順番に１つずつ選択す
る信号を、それぞれ出力するアドレス切換制御手
段を有し、前記複数個のアドレス・レジスタをマ
シン・クロツク単位で時分割的に選択して、前記
制御用メモリのアドレスとして用いることによ
り、複数のマイクロプログラムを並行して単一の
前記演算制御回路で実行することに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を、図面により説明す
る。

第４図は、本発明の一実施例を示すマイクロ・
プロセツサのブロツク図である。

第４図において、６はマイクロプログラムのア
ドレスを格納するアドレス・レジスタであつて、
対CHL処理用のマイクロプログラムに用いるも
のであり、また７はレジスタ６とは独立したアド
レス・レジスタであつて、対DKU処理用のマイ
クロプログラムに用いる。８はアドレス切換制御
回路、９は演算制御回路、１０は制御用メモリ
CS、１１，１２はAND回路、１３はOR回路で
ある。また、信号線１４，１５は、演算制御回路
９から出力されるアドレス切換用信号であり、信
号線１６，１７は外部から入力されるアドレス切
換用信号である。信号線１８，１９は、アドレス
切換制御回路８の出力であり、それぞれAND回
路１１および１２に入力される。

次に、このマイクロ・プロセツサの動作を述べ
る。

演算制御回路９は、マイクロ命令レジスタ・デ
コーダ、演算回路、タイミング制御回路等を含
み、制御用メモリ１０から読み出したマイクロ命
令をデコードして、演算その他を実行し、マイク
ロ・プロセツサ全体を制御する。アドレス・レジ
スタ６および７は、ともに制御用レジスタ１０か
ら次に読み出すべき命令のアドレスとなるが、そ
の内容は演算制御回路９により設定される。ま
た、アドレス・レジスタ６と７のいずれが、制御
用メモリ１０の次のアドレスとなるかは、信号線
１８，１９からの信号によつて決定される。すな
わち、信号線１８を介して“１”が送出されたと
きには、AND回路１１がゲートされ、アドレ
ス・レジスタ６の内容がOR回路１３を経て制御
用メモリ１０のアドレスとなる。逆に信号線１９
を介して“１”が送出されたときには、AND回
路１２がゲートされ、アドレス・レジスタ７の内
容がOR回路１４を経て制御用メモリ１０のアド
レスとなる。

アドレス切換制御回路８は、演算制御回路９か
ら信号線１４，１５を介して制御信号を受けると
ともに、信号線１６，１７を介して外部信号を受
けることにより、信号線１８，１９に信号を送出
する。

第５図は、第４図におけるアドレス切換制御回
路の詳細論理回路図である。

信号線１４，１６および信号線１５，１７の各
信号は、各々OR回路８０，８１で論理和がとら
れ、AND回路８２はOR回路８０と８１の各出力
が両方とも“１”であるときに“１”を出力す
る。ここで、信号線１４，１６はアドレス・レジ
スタ６を有効にする信号を伝送し、信号線１５，
１７はアドレス・レジスタ７を有効にする信号を
伝送する。いま、OR回路８０の出力のみが
“１”で、OR回路８１の出力は“０”の場合を
考える。この場合には、アドレス・レジスタ６の
みが有効になる。AND回路８２の出力は“０”
となり、否定回路８３の出力が“１”となるた
め、AND回路８４の出力は“１”となり、フリ
ツプ・フロツプ８７のセツト入力が“１”となる
ことにより、セツト出力が“１”となつて信号線
１８を介して送出される。これにより、アドレ
ス・レジスタ６が制御用メモリ１０のアドレスと
して有効となる。

次に、OR回路８０，８１の出力が、ともに
“１”の場合を考える。

このとき、AND回路８２の出力が“１”とな
り、否定回路８３の出力は“０”となるため、フ
リツプ・フロツプ８７のセツト入力Ｓおよびリセ
ツト入力Ｒはともに“０”となる。これに対し、
AND回路８５は、一方の入力であるクロツクＴ
が“１”となる度に出力が“１”となり、フリツ
プ・フロツプ８７の状態は反転して、以後クロツ
クＴが“１”となる度に状態を反転する。すなわ
ち、クロツクＴを所定のマシン・サイクルに同期
したものとすれば、フリツプ・フロツプ８７は各
サイクルごとに状態を変えることになり、したが
つて信号線１８，１９には交互に“１”と“０”
の値が送出されるので、アドレス・レジスタ６，
７が交互に制御用メモリ１０のアドレスとして用
いられることになる。

このように、本発明は、従来のマルチラン機能
と割込み機能の両方を組み合わせることにより、
それぞれの長所を生かしたもので、ハードウエア
の割込み信号を受付けた後、複数のアドレス・レ
ジスタ６，７を有効にして、マイクロプログラム
を複数並列に動作させるようにする。複数のアド
レス・レジスタ６，７のうち、通常は１つのアド
レス・レジスタのみを有効とし、外部信号線１
６，１７による割込みが発生したとき、他のアド
レス・レジスタも有効として、以後マシン・サイ
クルごとに時分割で複数のアドレス・レジスタを
有効にすることにより、複数のマイクロ・プログ
ラムを同時に走行させる。

第６図は、本発明の一実施例を示すデイスク制
御装置の並行処理シーケンス・チヤートである。

第６図では、第４図のアドレス・レジスタ６，
７を交互に用いて、対CHL処理と対DKU処理を
行う場合を示している。t₀はマシン・サイクル、
T₁はデータ転送前処理期間、T₂はデータ転送後
処理期間、t_Sはデイスク駆動装置とのデータ転送
開始時点、t_Pはデイスク駆動装置とのデータ転送
終了時点である。

第６図において、最初は演算制御回路９からの
信号１４′，１５′がいずれも“１”であり、割込
み信号１６′，１７′がいずれも“０”であるた
め、マシン・サイクルt₀ごとにアドレス・レジス
タIAR６とIAR７とを交互に有効にして、対
CHL処理と対DKU処理を行い、それぞれ初期設
定の後、チヤネル装置へのデータ転送とデイスク
駆動装置とのデータ転送の前処理を開始する。前
処理期間T₁が経過すると、デイスク駆動装置に
対するデータ転送開始時点t_Sでは、アドレス・レ
ジスタIAR７はもはや不要となるため、信号１
５′が“０”に変り、アドレス・レジスタIAR
６のみで動作するモードになる。これは、たとえ
チヤネル装置とのデータ転送中であつても、チヤ
ネル装置からのデータ転送停止指示またはインタ
フエース切離し指示を受付ける可能性があり、対
CHL処理のマイクロプログラムはチヤネル装置
からの指示の有無をチエツクする必要があるため
である。

次に、デイスク駆動装置とのデータ転送終了時
点t_Pでは、外部信号１７′が“１”となるため、
アドレス・レジスタIAR７を再び有効とし、ア
ドレス・レジスタIAR６とIAR７とが交互に
有効となるモードに移る。このように、通常は、
アドレス・レジスタIAR６、つまり対CHL処
理のマイクロプログラムを継続して実行し、対
DKU処理のマイクロプログラムは外部信号１
７′によりアドレス・レジスタIAR７を有効に
したときのみ実行する。例えば、外部信号１７′
はデイスク駆動装置からの起動信号、外部信号１
６′はチヤネル装置からの起動信号とすることが
できる。

また、オンラインの合い間をぬつて、デイスク
制御装置とデイスク駆動装置のサブシステムにお
ける故障診断を行うことは、一般に行われている
が（これをインライン診断と呼ぶ）、この場合で
も、デイスク制御装置がインライン診断を行つて
いるときには、アドレス・レジスタIAR７のみ
動作し、IAR６は停止しており、チヤネル装置
から起動を受けると外部信号１６′が“１”とな
つて、アドレス・レジスタIAR６とIAR７が
並行して動作するようになる。

第６図に示すように、データ転送の処理は、初
期設定および終了時のチエツクを必要とするが、
データ転送それ自体はハードウエアで実行するた
め、マイクロプログラムは単にデータ転送の終了
を待つのみでよく、この間は他の処理に専念でき
る。

〔発明の効果〕

以上説明したように、本発明によれば、割込み
発生後は、複数のアドレス・レジスタが有効とな
るため、マイクロプログラムの並列処理能力が向
上し、マイクロプロセツサの性能を上げることが
できる。また、複数のマイクロプロセツサを設置
する場合に比べると、ハードウエア量を大幅に減
少させることが可能である。

【図面の簡単な説明】

第１図は大容量がバツフア・メモリを有するデ
イスク制御装置のブロツク図、第２図は第１図に
おけるデイスク制御装置の動作シーケンス・チヤ
ート、第３図は従来の複数アドレス・レジスタを
備えたマイクロ・プロセツサのブロツク図、第４
図は本発明の実施例を示すマイクロ・プロセツサ
のブロツク図、第５図は第４図におけるアドレス
切換制御回路の論理回路図、第６図は本発明の実
施例を示すデイスク制御装置の並行処理シーケン
ス・チヤートである。 １：デイスク制御装置、２：マイクロ・プロセ
ツサ、３：チヤネル・インタフエース制御部、
４：バツフア・メモリ、５：デイスク・インタフ
エース制御部、６，７：アドレス・レジスタ、
８：アドレス切換制御回路、９：演算制御回路、
１０：制御用メモリ、８７：フリツプ・フロツ
プ。

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラムを格納する制御用メモリ
   と、該制御用メモリに対するアドレスを格納する
   複数個のアドレス・レジスタと、演算制御回路を
   備えたマイクロ・プロセツサにおいて、前記複数
   のアドレスレジスタに共通の単一の演算制御回路
   と、該演算制御回路からのアドレス・レジスタの
   １つを指定する信号、およびアドレス・レジスタ
   の１つを指定した外部割込み信号を受け取り、同
   時に１つだけ指定されたときには指定されたアド
   レス・レジスタの選択信号を、また全部のアドレ
   ス・レジスタが指定されたときには全アドレス・
   レジスタを順番に１つずつ選択する信号を、それ
   ぞれ出力するアドレス切換制御手段を有し、前記
   複数個のアドレス・レジスタをマシン・クロツク
   単位で時分割的に選択して、前記制御用メモリの
   アドレスとして用いることにより、複数のマイク
   ロプログラムを並行して単一の前記演算制御回路
   で実行することを特徴とするマイクロ・プロセツ
   サ。