JPH0652482B2 - シーケンスコントローラ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵとＣＬＵのデュアルプロセッサ方式の
シーケンスコントローラとしてのプログラマブルコント
ローラ（以下「ＰＣ」と略称する）に関するものであ
る。

〔従来の技術〕

マイクロプロセッサとしてのＣＰＵはビット演算は得意
でなく、またビットプロセッサとしてのＣＬＵはワード
処理は得意でない。これら両者の欠点を補うものがデュ
アルプロセッサ方式である。

従来、ＣＰＵとＣＬＵのデュアルプロセッサ方式のＰＣ
では、このＣＰＵとＣＬＵの両者は並行して動作するこ
とはなかった。その理由は、ＣＰＵが処理するファンク
ション命令にはＣＬＵからの起動条件が必要であり、そ
の起動条件が決定して初めてＣＰＵに制御を移す必要が
あったからである。さらに、シーケンスプログラムは１
つのメモリに格納されているため、同時にアクセスする
ことも困難であったことにもよる。このため、第４図に
示すように、ＣＬＵとＣＰＵは交互に制御を移しながら
実行する方式をとっていた。第４図において、Ｔ１およ
びＴ３はＣＬＵの動作期間、Ｔ２およびＴ４はＣＰＵの
動作期間（ファンクション命令Ｆ０およびＦ１の処理期
間）であり、時刻ｔ１およびｔ３の点線Ｓ１およびＳ３
はファンクション命令検出を示し、時刻ｔ２およびｔ４
の点線Ｓ２およびＳ４は再起動を示す。

〔発明が解決しようとする問題点〕

上述した従来の方式では、ＣＬＵからＣＰＵ、ＣＰＵか
らＣＬＵへの起動時のオーバヘッド時間がかかり、また
ＣＬＵが動作している時はＣＰＵは停止し、ＣＰＵが動
作している時にはＣＬＵが停止するというように、実行
時間が長くなってしまうという欠点があった。

さらに、従来方式では、ＣＰＵとＣＬＵは密接な関係に
あるため、ＣＰＵ部分のみを高機能タイプ、ローコスト
タイプといったバリエーションを持たせ、自由に組み合
わせて使用するといった構成はとりにくかった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ＰＣの高速演算を達成するた
め、ＣＬＵとＣＰＵが処理を並行して進められるような
アーキテクチャを提供し、さらに、ＣＬＵとＣＰＵの分
離が容易で独立したユニットとしてとらえることができ
るようなハード構成を提供することにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、論理演算を
行なうビットプロセッサとデータ演算を行なうマイクロ
プロセッサのデュアルプロセッサ構成のシーケンスコン
トローラにおいて、ビットプロセッサとマイクロプロセ
ッサとの間に配置され入出力リレー領域と内部リレー領
域とファンクション起動リレー領域とを有しビットプロ
セッサとマイクロプロセッサの両者から読み書きが可能
な共通ＲＡＭと、分解されたシーケンスプログラムの一
方が格納されたビットプロセッサ専用シーケンスプログ
ラムメモリと、分解されたシーケンスプログラムの他方
が格納されたマイクロプロセッサ側のファンクションプ
ログラム格納メモリと、１スキャン終了する毎にファン
クション起動リレー領域の内容がマイクロプロセッサに
より転送されるマイクロプロセッサ側のファンクション
起動リレーとを設けるようにしたものである。

〔作用〕

本発明によるシーケンスコントローラにおいては、ビッ
トプロセッサ専用シーケンスプログラムメモリに格納さ
れたプログラムはファンクション命令の部分をファンク
ション起動リレー領域に出力する通常の出力命令に変換
し、マイクロプロセッサはビットプロセッサに起動信号
を出力した後ファンクション起動リレーの内容を見て、
オンしているリレーに対応するファンクション命令のみ
を実行し、ビットプロセッサはマイクロプロセッサとは
独立にビットプロセッサ専用シーケンスプログラムメモ
リのプログラムを実行し、ファンクション命令に関して
は起動条件のみをファンクション起動リレー領域に出力
する。

〔実施例〕

第１図は本発明に係わるＰＣの一実施例を示す系統図で
あり、ＣＬＵ１とＣＰＵ２は、入出力リレー領域ＸＹ、
内部リレー領域１Ｍ、ファンクション起動リレー領域Ｆ
Ｆ１を割り当てた共通ＲＡＭ３で接続され、また、ＣＰ
Ｕ２から起動信号ａ、ＣＬＵ１からのラン／ストップ
（ＲＵＮ／ＳＴＯＰ）ステータス信号ｂがそれぞれＣＬ
Ｕ１、ＣＰＵ２に入力されている。ＣＬＵ１側には、Ｃ
ＬＵ命令のみ格納されているＣＬＵ専用シーケンスプロ
グラムメモリＳＭ２があり、また、ＣＰＵ２側には、フ
ァンクション命令の処理プログラムの入ったファンクシ
ョンプログラム格納メモリＦＭ、一括待避用のファンク
ション起動リレーメモリＦＦ２、実Ｉ／Ｏのインタフェ
ース４、コントロールプログラムの入ったＲＯＭ５、作
業用のＲＡＭ６、シーケンスプログラムの格納されてい
るシーケンスプログラムメモリＳＭ１、データ演算に使
用する演算用レジスタ７がある。

第１図の構成に従って、シーケンスプログラムメモリＳ
Ｍ１のシーケンスプログラムＳＭ１Ｐは、第２図に示す
ように、ＣＬＵ１の実行する命令ＳＭ２ＰとＣＰＵ２の
実行する命令ＦＭＰとに分解されて、それぞれ、ＣＬＵ
専用シーケンスプログラムメモリＳＭ２とファンクショ
ンプログラム格納メモリＦＭに格納される。この分解に
おいて、もとのファンクション命令はファンクション起
動リレー領域ＦＦ１に出力する命令におきかえてＣＬＵ
専用シーケンスプログラムメモリＳＭ２に格納され、フ
ァンクションプログラム格納メモリＦＭにはその起動リ
レー領域ＦＦ２の番号に対応したエリアにＣＰＵ２の実
行形式に変換して命令語が書き込まれる。

ＰＣがラン（ＲＵＮ）状態になると、ＣＰＵ２はＣＬＵ
１に対して起動をかけ（第３図の点線Ｓａ）、この間Ｃ
ＰＵ２はファンクション起動リレーメモリＦＦ２（初期
状態はオールゼロ）の内容に従ってファンクションプロ
グラム格納メモリＦＭに格納されているファンクション
命令を実行する。第３図の時刻ｔａに示すように、ＣＬ
Ｕ１がＣＰＵ２よりも早く処理が終わった時には、ＣＰ
Ｕ２はファンクション命令の実行後、周辺装置サービス
（Ｌ／Ｔ）、入出力リレー領域ＸＹと実Ｉ／Ｏ４とのデ
ータ交換（ＩＯＸ）、ファンクション起動リレー領域Ｆ
Ｆ１の内容のファンクション起動リレーメモリＦＦ２へ
の待避（ＦＸ）を行ない、点線Ｓｃで示すように再びＣ
ＬＵ１に起動をかける。第３図に示すように、ＣＰＵ２
は、Ｌ／Ｔを終了した後、点線Ｓｂで示すようにＣＬＵ
１の停止を確認する。第３図の時刻ｔｂに示すように、
時刻ｔａの場合とは逆にＣＰＵ２の方がＣＬＵ１よりも
早く処理を終えた時には、点線Ｓｄで示すようにＦＬＵ
１の処理が終わるまで待ち、処理終了を確認した後、Ｉ
ＯＸ、ＦＸの処理を行なうことになる。

このようにしてＣＰＵ２はＣＬＵ１の演算結果の１スキ
ャンおくれの起動条件を使ってファンクション命令を実
行することになるが、ユーザがこのことを認識してプロ
グラムすれば、従来と機能的には同等のものとなる。な
お第３図において、ＳＴＡＲＴはシーケンスプログラム
１スキャンの起動を意味し、Ｆ０，Ｆ１，・・・，Ｆｎ
はファンクション命令の実行を意味する。

〔発明の効果〕

以上説明したように本発明は、ビットプロセッサ専用シ
ーケンスプログラムはファンクション命令の部分をファ
ンクション起動リレー領域に出力する通常の出力命令に
変換し、マイクロプロセッサはビットプロセッサに起動
信号を出力した後ファンクション起動リレーの内容を見
てオンしているリレーに対応するファンクション命令の
みを実行し、ビットプロセッサはマイクロプロセッサと
は独立にビットプロセッサ専用シーケンスプログラムを
実行し、ファンクション命令に関しては起動条件のみを
ファンクション起動リレー領域に出力することにより、
ビットプロセッサとマイクロプロセッサは独立して並行
に処理が進められるので、従来に比べて高速化が図れる
効果がある。

また、マイクロプロセッサとビットプロセッサとを共通
ＲＡＭと２〜３本の信号線からなるインタフェースとで
結合すれば、ユニット化が可能で、ユーザはマイクロプ
ロセッサユニットのみを交換するだけでバージョンアッ
プができる効果がある。

【図面の簡単な説明】

第１図は本発明に係わるＰＣの一実施例を示す系統図、
第２図はシーケンスプログラムの分解を説明するための
説明図、第３図は第１図の装置の動作を説明するための
実行シーケンス図、第４図は従来のＰＣの動作を説明す
るための実行シーケンス図である。 １……ＣＬＵ、２……ＣＰＵ、３……共通ＲＡＭ、４…
…実Ｉ／Ｏ、５……ＲＯＭ、６……ＲＡＭ、７……演算
用レジスタ、ＳＭ１……シーケンスプログラムメモリ、
ＳＭ２……ＣＬＵ専用シーケンスプログラムメモリ、Ｘ
Ｙ……入出力リレー領域、ＩＭ……内部リレー領域、Ｆ
Ｆ１……ファンクション起動リレー領域、ＦＦ２……フ
ァンクション起動リレーメモリ、ＦＭ……ファンクショ
ンプログラム格納メモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】論理演算を行なうビットプロセッサとデー
   タ演算を行なうマイクロプロセッサのデュアルプロセッ
   サ構成のシーケンスコントローラにおいて、前記ビット
   プロセッサとマイクロプロセッサとの間に配置され入出
   力リレー領域と内部リレー領域とファンクション起動リ
   レー領域とを有し前記ビットプロセッサとマイクロプロ
   セッサの両者から読み書きが可能な共通ＲＡＭと、分解
   されたシーケンスプログラムの一方が格納されたビット
   プロセッサ専用シーケンスプログラムメモリと、前記分
   解されたシーケンスプログラムの他方が格納された前記
   マイクロプロセッサ側のファンクションプログラム格納
   メモリと、１スキャン終了する毎に前記ファンクション
   起動リレー領域の内容が前記マイクロプロセッサにより
   転送される前記マイクロプロセッサ側のファンクション
   起動リレーとを備え、前記ビットプロセッサ専用シーケ
   ンスプログラムメモリに格納されたプログラムはファン
   クション命令の部分を前記ファンクション起動リレー領
   域に出力する通常の出力命令に変換し、前記マイクロプ
   ロセッサは前記ビットプロセッサに起動信号を出力した
   後前記ファンクション起動リレーの内容を見て、オンし
   ているリレーに対応するファンクション命令のみを実行
   し、前記ビットプロセッサは前記マイクロプロセッサと
   は独立に前記ビットプロセッサ専用シーケンスプログラ
   ムメモリのプログラムを実行し、ファンクション命令に
   関しては起動条件のみを前記ファンクション起動リレー
   領域に出力することを特徴とするシーケンスコントロー
   ラ。