JPS61282937A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61282937A JPS61282937A JP60124503A JP12450385A JPS61282937A JP S61282937 A JPS61282937 A JP S61282937A JP 60124503 A JP60124503 A JP 60124503A JP 12450385 A JP12450385 A JP 12450385A JP S61282937 A JPS61282937 A JP S61282937A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- cpu
- program
- interrupt
- cpus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマルチＣＰＵ構成のプログラムデバッグに有用
なプログラムブレイク機能を持つ情報処理装置に関する
ものである。
なプログラムブレイク機能を持つ情報処理装置に関する
ものである。
従来の技術
一般にプログラムのデバッグに於てプログラムを希望の
位置で止めるには、大きく分けて次の二つの方法がある
。
位置で止めるには、大きく分けて次の二つの方法がある
。
（１）アドレスを常に比較しておき、一致した時点で外
部割込みをかける。
部割込みをかける。
（２）プログラムにブレイク命令（プログラム割込み命
令、以下ＰＩ命令と略す）を埋め込む。
令、以下ＰＩ命令と略す）を埋め込む。
（１）はプログラムを変更しなくても良いが、ブレイク
ポイント数が多くなると比較回路のハードウェアが複雑
になるという欠点がある。
ポイント数が多くなると比較回路のハードウェアが複雑
になるという欠点がある。
（２）は本来持っている割込みのハードウェアを使用す
るので実現は簡単であるが、プログラムの変更に伴いＰ
Ｉ命令に置換えた元の命令を記憶しておく必要がある。
るので実現は簡単であるが、プログラムの変更に伴いＰ
Ｉ命令に置換えた元の命令を記憶しておく必要がある。
どちらも一長一短があシ場合によっては複合して使われ
ている。本発明は上記（２）に関するものである。
゛ マルチＣＰＵ構成でプログラムをデバッグする場合の情
報処理装置の構成を第６図に示す。同図は上記（１）と
（２）を複合した構成で、１は命令を各ｃｐυに供給す
る命令供給手段、２はそれぞれ独立に動作するＣＰＵ、
ａはＰＩ命令を検出するプログラム割込み命令検出手段
（以下ＰＩ命令検出手段と略す）、４′はプログラム割
込みを要求するプログラム割込み要求手段（以下ＰＩ要
求手段と略す）、５はＰＩ要求手段４がプログラム割込
み要求を出した時に、該当する前記複数のＣＰＵ２の実
行サイクルに同期してそれぞれのＣｊＰＨに対応する割
込み信号線６を能動にする割込み制御手段、７は複数の
０ＰＵ２から出力されるそｎぞｎのプログラム割込み受
理信号８の論理和をとるゲート、９はゲート７の出力信
号を検出し、情報処理装置１ｏに設けた端子１１を通し
て外部割込み信号１２を供給する外部割込み制御手段で
ある。
ている。本発明は上記（２）に関するものである。
゛ マルチＣＰＵ構成でプログラムをデバッグする場合の情
報処理装置の構成を第６図に示す。同図は上記（１）と
（２）を複合した構成で、１は命令を各ｃｐυに供給す
る命令供給手段、２はそれぞれ独立に動作するＣＰＵ、
ａはＰＩ命令を検出するプログラム割込み命令検出手段
（以下ＰＩ命令検出手段と略す）、４′はプログラム割
込みを要求するプログラム割込み要求手段（以下ＰＩ要
求手段と略す）、５はＰＩ要求手段４がプログラム割込
み要求を出した時に、該当する前記複数のＣＰＵ２の実
行サイクルに同期してそれぞれのＣｊＰＨに対応する割
込み信号線６を能動にする割込み制御手段、７は複数の
０ＰＵ２から出力されるそｎぞｎのプログラム割込み受
理信号８の論理和をとるゲート、９はゲート７の出力信
号を検出し、情報処理装置１ｏに設けた端子１１を通し
て外部割込み信号１２を供給する外部割込み制御手段で
ある。
第７図は上記の構成の情報処理装置を例えば特開昭５４
−２２２５２号記載の１チツプマルチマイクロコンピユ
ータに適用した場合のプログラム実行列を示す図である
。
−２２２５２号記載の１チツプマルチマイクロコンピユ
ータに適用した場合のプログラム実行列を示す図である
。
同図は、第６図の０ＰＵ２が２個の場合であシ（（ｊＰ
Ｕム、（ｔＰＵＢと呼ぶ）左側半分はＣＰＵＡが実行し
た命令で、右側半分は０ＰＵＢが実行した命令である。
Ｕム、（ｔＰＵＢと呼ぶ）左側半分はＣＰＵＡが実行し
た命令で、右側半分は０ＰＵＢが実行した命令である。
ＣＰＵＡとＣＰＵＢは最小命令単位毎に時分割で動作し
、同図の番号順に実行される。（１） 、 （３）はＣ
ＰＵＡのデバッグの対象となるプログラムの命令、（に
）はデバッグの対象となるプログラムに埋め込まれたＰ
Ｉ命令、（７）、（９）、 （１１）！（１３）はプロ
グラム割込み処理中の命令で、情報処理装置のモニタプ
ログラムの一部である。（２）。
、同図の番号順に実行される。（１） 、 （３）はＣ
ＰＵＡのデバッグの対象となるプログラムの命令、（に
）はデバッグの対象となるプログラムに埋め込まれたＰ
Ｉ命令、（７）、（９）、 （１１）！（１３）はプロ
グラム割込み処理中の命令で、情報処理装置のモニタプ
ログラムの一部である。（２）。
（４） 、 （６） 、 （８）はＣＰ［ｒＢのデバッ
グの対象となるプログラムの命令、（１ｏ）はＣＰＵＡ
がブレイクしたことによって発生する割込み処理、（１
２）、（１４）は情報処理装置のモニタプログラムの一
部である。
グの対象となるプログラムの命令、（１ｏ）はＣＰＵＡ
がブレイクしたことによって発生する割込み処理、（１
２）、（１４）は情報処理装置のモニタプログラムの一
部である。
第７図に従い第６図の動作を説明する。
複数のｃｐυ２のうちの１個（ｃｐｔｒム）が命令供給
手段１から与えら扛たＰＩ命令を実行しようとすると、
ＰＩ命令検出手段３によシそのことが検出され、ＣＰＵ
Ａに対応したＰＸ要求手段４′を能動にする。割込み制
御手段６はＰＩ要求手段４′の要求によｐｃＰＵムにプ
ログラム割込みをかける。ＣＰＵＡがｐｘ命令を受理す
るとＣＰＵＡのプログラム割込み受理信号８が能動とな
シ、ゲート７を通って情報処理装置１０の外部に設けた
外部割込み制御手段９に通知される。外部割込み制御手
段９は複数のＣＰＵ２のうち少なくとも一つがＰ工命令
を受理すると、直ちに外部割込み信号１２を能動にして
全てのＣＰＵ２に割込みをかけるよう割込み制御手段６
に要求する。ＣＰＩＴＢはこの外部割込みを受けて、割
込み処理を実行し、モニタプログラムに制御を移す。
手段１から与えら扛たＰＩ命令を実行しようとすると、
ＰＩ命令検出手段３によシそのことが検出され、ＣＰＵ
Ａに対応したＰＸ要求手段４′を能動にする。割込み制
御手段６はＰＩ要求手段４′の要求によｐｃＰＵムにプ
ログラム割込みをかける。ＣＰＵＡがｐｘ命令を受理す
るとＣＰＵＡのプログラム割込み受理信号８が能動とな
シ、ゲート７を通って情報処理装置１０の外部に設けた
外部割込み制御手段９に通知される。外部割込み制御手
段９は複数のＣＰＵ２のうち少なくとも一つがＰ工命令
を受理すると、直ちに外部割込み信号１２を能動にして
全てのＣＰＵ２に割込みをかけるよう割込み制御手段６
に要求する。ＣＰＩＴＢはこの外部割込みを受けて、割
込み処理を実行し、モニタプログラムに制御を移す。
ところがこの構成では、第７図に示すようにＣＰＵＡが
ＰＩ命令を実行後、（ｊＰＵＢは命令（６）と命令（８
）と割込み処理（１ｏ）とを実行した後にモニタプログ
ラムへ制御が移るので、ＣＰＵＡが実行した命令数とＣ
ＰＵＢが実行した命令数に差が生じる。ＣＰＵＡのプロ
グラムとＣＰＵＢのプログラムとに密接な関係がある場
合には、命令数の違いによシ期待通りの結果が得られな
い。この為プログラムのデバッグが非常に困難になる。
ＰＩ命令を実行後、（ｊＰＵＢは命令（６）と命令（８
）と割込み処理（１ｏ）とを実行した後にモニタプログ
ラムへ制御が移るので、ＣＰＵＡが実行した命令数とＣ
ＰＵＢが実行した命令数に差が生じる。ＣＰＵＡのプロ
グラムとＣＰＵＢのプログラムとに密接な関係がある場
合には、命令数の違いによシ期待通りの結果が得られな
い。この為プログラムのデバッグが非常に困難になる。
例えば第８図（！Ｌ）のプログラムを６０番地の内容が
０の状態で、「ＧＡ １００，１０４．Ｂ ２００
Ｊというコマンドで実行すると、ＣＰＵＡは１００番地
から実行を開始し、ＱＰｔＴＢは２００番地から実行を
開始するが、第８図（ｂ）に示すようにＣＰＵＡが１０
４番地の置替えらｆＬｆｒ−ＰＸ命令を実行してモニタ
プログラムに制御が移った後、ＣＰＵＢは２０４番地と
２０６番地の命令を実行してからモニタプログラムに制
御が移る。従って６０番地の内容は２になシ、期待値０
とは異なった値となる。
０の状態で、「ＧＡ １００，１０４．Ｂ ２００
Ｊというコマンドで実行すると、ＣＰＵＡは１００番地
から実行を開始し、ＱＰｔＴＢは２００番地から実行を
開始するが、第８図（ｂ）に示すようにＣＰＵＡが１０
４番地の置替えらｆＬｆｒ−ＰＸ命令を実行してモニタ
プログラムに制御が移った後、ＣＰＵＢは２０４番地と
２０６番地の命令を実行してからモニタプログラムに制
御が移る。従って６０番地の内容は２になシ、期待値０
とは異なった値となる。
発明が解決しようとする問題点
ＰＩ命令によシ命令毎に時分割で実行する複数のＣＰＵ
にブレイクをかけた場合に、各ＣＰＴＪの命令実行数が
異なってデバッグが困難になるという問題点があった 問題点を解決するための手段 本楯明は、プログラム割込み命令を検出する手段と、Ｃ
ＰＵ毎にプログラム割込みを要求する複数のプログラム
割込み要求手段と、プログラム割込み命令を検出した時
ＣＰＵ毎に設けた前記複数のプログラム割込み要求手段
を全て能動にする手段と、前記プログラム割込み要求手
段の出力を受けて該当するＣＰＵの実行サイクルに同期
して割込みをかける割込み制御手段とを備えた情報処理
装置である。
にブレイクをかけた場合に、各ＣＰＴＪの命令実行数が
異なってデバッグが困難になるという問題点があった 問題点を解決するための手段 本楯明は、プログラム割込み命令を検出する手段と、Ｃ
ＰＵ毎にプログラム割込みを要求する複数のプログラム
割込み要求手段と、プログラム割込み命令を検出した時
ＣＰＵ毎に設けた前記複数のプログラム割込み要求手段
を全て能動にする手段と、前記プログラム割込み要求手
段の出力を受けて該当するＣＰＵの実行サイクルに同期
して割込みをかける割込み制御手段とを備えた情報処理
装置である。
作用
複数のｃｐ■のうちいずれのＣＰＵがＰＩ命令によりブ
レイクしても、全てのＣＰＵが同数の命命を実行した後
モニタプログラムに移るので、ブレイクした時点のＣＰ
Ｕ状態を正確に把握することができる。
レイクしても、全てのＣＰＵが同数の命命を実行した後
モニタプログラムに移るので、ブレイクした時点のＣＰ
Ｕ状態を正確に把握することができる。
実施列
第１図は本発明の一実施例で、命令供給手段１゜ＣＰＵ
２．ＰＩ命令検出手段３９割込み制御手段６、割込み信
号線６は従来例と同じであるから説明を省略する。１０
０はデータバスに接続され、読出しと書込みが可能なフ
ラグ、４はフラグ１００が能動でない時は従来と同様で
、フラグ１ｏｏが能動の時にはどのＣＰＵの実行中であ
ってもＰＩ命令が検出されると、無条件にプログラム割
込み要求を出力するＰＩ要求手段、１ｏは以上のＣＰＵ
とフラグと各手段等とを１チツプに収めた情報処理装置
である。
２．ＰＩ命令検出手段３９割込み制御手段６、割込み信
号線６は従来例と同じであるから説明を省略する。１０
０はデータバスに接続され、読出しと書込みが可能なフ
ラグ、４はフラグ１００が能動でない時は従来と同様で
、フラグ１ｏｏが能動の時にはどのＣＰＵの実行中であ
ってもＰＩ命令が検出されると、無条件にプログラム割
込み要求を出力するＰＩ要求手段、１ｏは以上のＣＰＵ
とフラグと各手段等とを１チツプに収めた情報処理装置
である。
第２図はＰＸ命令検出手段の一実施例で、２１は命令供
給手段よシ供給さｎる命令２２をデコードするデコーダ
、２３はデコーダ２１でＰ工命令又は未定義命令をデコ
ードした時に能動になるＰＩ倍信号２４はスタック操作
でエラーが発生した時に能動になるスタックエラー信号
、２６はリピート処理中にエラーが発生した時に能動と
なるリピートエラー信号、２６はＰＸ信号２３とスタッ
クエラー信号２４とリピートエラー信号２６との論理和
をとるゲート、２７はゲート２６の出力を保持するラッ
チ、２８はラッチ２７の出力のＰＩ検出信号である。
給手段よシ供給さｎる命令２２をデコードするデコーダ
、２３はデコーダ２１でＰ工命令又は未定義命令をデコ
ードした時に能動になるＰＩ倍信号２４はスタック操作
でエラーが発生した時に能動になるスタックエラー信号
、２６はリピート処理中にエラーが発生した時に能動と
なるリピートエラー信号、２６はＰＸ信号２３とスタッ
クエラー信号２４とリピートエラー信号２６との論理和
をとるゲート、２７はゲート２６の出力を保持するラッ
チ、２８はラッチ２７の出力のＰＩ検出信号である。
第３図はＰＩ要求手段の一実施例で、ＣＰＵ２が２個の
場合の構成図である。同図で、３０はフラグ１ｏｏの出
力、３１はフラグ３０とタイミング３２とＰＩ検出信号
３３とＣＰＵ切換え信号３４を入力し、ラッチ３５のセ
ットを行なうゲートで、フラグ３０が能動でない場合は
ＣＰＵ切換え信号３４に従って、セットさｎるラッチ３
６が切換えらｎるが、フラグ３０が能動である場合はＣ
ＰＵ切換え信号３４とは無関係に全てのラッチ３６がセ
ットされる。３６は割込み制一手段にプロゲラ４ ム割
込みを要求するｐｘ要求信号である。
場合の構成図である。同図で、３０はフラグ１ｏｏの出
力、３１はフラグ３０とタイミング３２とＰＩ検出信号
３３とＣＰＵ切換え信号３４を入力し、ラッチ３５のセ
ットを行なうゲートで、フラグ３０が能動でない場合は
ＣＰＵ切換え信号３４に従って、セットさｎるラッチ３
６が切換えらｎるが、フラグ３０が能動である場合はＣ
ＰＵ切換え信号３４とは無関係に全てのラッチ３６がセ
ットされる。３６は割込み制一手段にプロゲラ４ ム割
込みを要求するｐｘ要求信号である。
第４図は本発明によるプログラム実行列である。
従来例と同じ（ＣＰＵは２個の場合であ６ 、ｃｐｖム
の実行のようすは第７図の従来列と同じである。
の実行のようすは第７図の従来列と同じである。
ＣＰＵＢでは（２） 、 （→がデバッグの対象となる
プログラムの命令、（６）はＣＰＵＡがブレイクしたこ
とによりて発生する割込み処理、（８） 、 （１０）
、 （１２） 。
プログラムの命令、（６）はＣＰＵＡがブレイクしたこ
とによりて発生する割込み処理、（８） 、 （１０）
、 （１２） 。
（１４）はモニタプログラムの一部である。
第６図は第８図（ａ）のプログラムを従来例と同一ノコ
−ｑ ｙ ）” 「８人１００，１０４ 、Ｂ ２００
Ｊで実行した時の実行例である。
−ｑ ｙ ）” 「８人１００，１０４ 、Ｂ ２００
Ｊで実行した時の実行例である。
第１図と第５図に基いて従来列と同一のコマンドが入力
さｎた場合の本発明の詳細な説明する。
さｎた場合の本発明の詳細な説明する。
まず、コマンドが入力さｎると１０４番地の命令を退避
させてＰＩ命令に置き替えてフラグ１０゜をセットした
後、ＣＰｔＴムは１００番地から実行開始し、ＣＰＵＢ
は２００番地から実行開始する。
させてＰＩ命令に置き替えてフラグ１０゜をセットした
後、ＣＰｔＴムは１００番地から実行開始し、ＣＰＵＢ
は２００番地から実行開始する。
ＣＰＵＡ、！：ＣＰＵＢは命令毎に切換えらｎながら時
分割で交互に実行していく。
分割で交互に実行していく。
次にＣＰＵＡが１０４番地のＰＩ命令を実行しようとす
るとＰＩ命令検出手段３がそｎを検出し、ＰＸ命令検出
信号を出力する。この時フラグ１００がセットさｎてい
るので、全てのＰＩ要求手段４が能動になる。従って割
込み制御手段６は全てのＣＰＵ２に割込みを発生させる
。従ってＣＰＵＡが１０４番地のＰＩ命令を実行した後
ＣＰＵＢに切換わると、ＣＰＵＢは直ちに割込み処理を
行なう。次のＣＰＵの切換わシからは両ｃｐＵ共モニタ
プログラムに制御が移る。コマンドを入力する前に６０
番地を０にしておくと、１０４番地でブレイクした時の
６０番地の値は、ＣＰＵＡと（ｊＰＬＴＢとが実行した
デクリメント命令とインクリメント命令との回数が同一
であるから０のままになる。
るとＰＩ命令検出手段３がそｎを検出し、ＰＸ命令検出
信号を出力する。この時フラグ１００がセットさｎてい
るので、全てのＰＩ要求手段４が能動になる。従って割
込み制御手段６は全てのＣＰＵ２に割込みを発生させる
。従ってＣＰＵＡが１０４番地のＰＩ命令を実行した後
ＣＰＵＢに切換わると、ＣＰＵＢは直ちに割込み処理を
行なう。次のＣＰＵの切換わシからは両ｃｐＵ共モニタ
プログラムに制御が移る。コマンドを入力する前に６０
番地を０にしておくと、１０４番地でブレイクした時の
６０番地の値は、ＣＰＵＡと（ｊＰＬＴＢとが実行した
デクリメント命令とインクリメント命令との回数が同一
であるから０のままになる。
このように、ブレイク発生時点のＣＰＵの状態を正確に
把握することができる。
把握することができる。
発明の効果
少なくとも一つのＣＰＵでブレイクが発生した時全ての
ＣＰＵに対して割込みをかけるよう制却することにより
、マルチＣＰＵ構成のプログラムのデバッグ効率が非常
に良くなるという効果が得らｎる。
ＣＰＵに対して割込みをかけるよう制却することにより
、マルチＣＰＵ構成のプログラムのデバッグ効率が非常
に良くなるという効果が得らｎる。
第１図は本発明の情報処理装置に於ける一実施例の構成
図、第２図はＰＸ命令検出手段の一実施例の回路図、第
３図はＰＩ要求手段の一実施例の回路図、第４図と第６
図は本発明の情報処理装置に於ける動作例を示す図、第
６図は従来列の構成図、第７図と第８図は従来列の動作
を説明する為の図である。 ３・・・・・・プログラム割込み命令検出手段、４・・
・・・・プログラム割込み要求手段、６・・・・・・割
込み制御手段、１０ｏ・・・・・・フラグ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 第３図 第４図 第５図 第６図 Ｉθ ｊｔｒ、 ７図 １、Ｉ ％Ｊ ＩＪ ｌＪ Ｏｕ ｕ リ ０
？ ：ｉ’ｍ ＊ ｍ 、ピ、＝、だだ３１還
３Ｉミ３
図、第２図はＰＸ命令検出手段の一実施例の回路図、第
３図はＰＩ要求手段の一実施例の回路図、第４図と第６
図は本発明の情報処理装置に於ける動作例を示す図、第
６図は従来列の構成図、第７図と第８図は従来列の動作
を説明する為の図である。 ３・・・・・・プログラム割込み命令検出手段、４・・
・・・・プログラム割込み要求手段、６・・・・・・割
込み制御手段、１０ｏ・・・・・・フラグ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 第３図 第４図 第５図 第６図 Ｉθ ｊｔｒ、 ７図 １、Ｉ ％Ｊ ＩＪ ｌＪ Ｏｕ ｕ リ ０
？ ：ｉ’ｍ ＊ ｍ 、ピ、＝、だだ３１還
３Ｉミ３
Claims (1)
- プログラム割込み命令を検出する手段と、ＣＰＵ毎にプ
ログラム割込みを要求する複数のプログラム割込み要求
手段と、プログラム割込み命令を検出した時ＣＰＵ毎に
設けた前記複数のプログラム割込み要求手段を全て能動
にする手段と、前記プログラム割込み要求手段の出力を
受けて該当するＣＰＵの実行サイクルに同期して割込み
をかける割込み制御手段とを備えたことを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124503A JPS61282937A (ja) | 1985-06-07 | 1985-06-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124503A JPS61282937A (ja) | 1985-06-07 | 1985-06-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61282937A true JPS61282937A (ja) | 1986-12-13 |
Family
ID=14887102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124503A Pending JPS61282937A (ja) | 1985-06-07 | 1985-06-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61282937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142836A (ja) * | 1987-11-30 | 1989-06-05 | Toshiba Corp | 並列処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136153A (en) * | 1978-04-13 | 1979-10-23 | Nec Corp | Multiple processor |
| JPS57164362A (en) * | 1981-04-02 | 1982-10-08 | Matsushita Electric Ind Co Ltd | Debugging device in multi-processor system |
-
1985
- 1985-06-07 JP JP60124503A patent/JPS61282937A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136153A (en) * | 1978-04-13 | 1979-10-23 | Nec Corp | Multiple processor |
| JPS57164362A (en) * | 1981-04-02 | 1982-10-08 | Matsushita Electric Ind Co Ltd | Debugging device in multi-processor system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142836A (ja) * | 1987-11-30 | 1989-06-05 | Toshiba Corp | 並列処理方法 |
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