JPS5972506A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS5972506A JPS5972506A JP57182761A JP18276182A JPS5972506A JP S5972506 A JPS5972506 A JP S5972506A JP 57182761 A JP57182761 A JP 57182761A JP 18276182 A JP18276182 A JP 18276182A JP S5972506 A JPS5972506 A JP S5972506A
- Authority
- JP
- Japan
- Prior art keywords
- address
- execution
- processing
- systems
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Safety Devices In Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はシーケンス制御装置に係り、特に複数の機能全
それぞれ独立した同期で実行するいわゆるマルチゾｎグ
ラミング可能なシーケンス制御装置の二重化同期システ
ムに関する。
それぞれ独立した同期で実行するいわゆるマルチゾｎグ
ラミング可能なシーケンス制御装置の二重化同期システ
ムに関する。
近年、急速に進歩してきたＬＳＩ技術によｐ・マイクロ
プロセッサの機能も格段に向上し１様々な分野で応用さ
れている。鉄鋼、化学プラントや電力プラント等におい
て使用される各種の制御装置もその例外ではなく、従来
のハードウェアのみで構成された制御装置に代わってマ
イクロプロセッサを利用した制御装置を用いることによ
り、より高度な制御を実現しようという試みが数多くな
されている。そして、このようなマイクロプロセッサを
応用した制御装置ではシステムダウンや誤制御に対する
信頼性を上げるために同一の制御装置を２台設けたいわ
ゆる二重化構成をとることが多い。
プロセッサの機能も格段に向上し１様々な分野で応用さ
れている。鉄鋼、化学プラントや電力プラント等におい
て使用される各種の制御装置もその例外ではなく、従来
のハードウェアのみで構成された制御装置に代わってマ
イクロプロセッサを利用した制御装置を用いることによ
り、より高度な制御を実現しようという試みが数多くな
されている。そして、このようなマイクロプロセッサを
応用した制御装置ではシステムダウンや誤制御に対する
信頼性を上げるために同一の制御装置を２台設けたいわ
ゆる二重化構成をとることが多い。
第１図はこのような二重化された制御装置の一例を示す
。図において、入力部１は外部の接点の状態を読み込む
ためのものであシ、この入力部１を共通にして２台の演
算制御部２．３が接続される。演算制御部２．３は双方
とも同じ構成になっており、これら演算制御部２．３は
演算部（以下、ＣＰＵと呼ぶ）４．制御内容記憶部５．
演算データ記憶部６から成り立っている。制御ＦｒＪ答
記憶部（以下、プログラムメモリと呼ぶ）５は通常ＲＯ
Ｍ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）で構成され
、演算データ記憶部（以下、データメモリと呼ぶ）６は
通常ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ）で構成される。更に、プログラムメモリ５やデー
タメモリ６をモニタしたシ、省きかえたシするためのプ
ログラムローダ７が設けられ・る。このプログラムロー
ダ７は必要に応じて演算制御部２又は演算制御部３に接
続される。
。図において、入力部１は外部の接点の状態を読み込む
ためのものであシ、この入力部１を共通にして２台の演
算制御部２．３が接続される。演算制御部２．３は双方
とも同じ構成になっており、これら演算制御部２．３は
演算部（以下、ＣＰＵと呼ぶ）４．制御内容記憶部５．
演算データ記憶部６から成り立っている。制御ＦｒＪ答
記憶部（以下、プログラムメモリと呼ぶ）５は通常ＲＯ
Ｍ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）で構成され
、演算データ記憶部（以下、データメモリと呼ぶ）６は
通常ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ）で構成される。更に、プログラムメモリ５やデー
タメモリ６をモニタしたシ、省きかえたシするためのプ
ログラムローダ７が設けられ・る。このプログラムロー
ダ７は必要に応じて演算制御部２又は演算制御部３に接
続される。
両系からの演算結果は論理積８によ９１両糸等しいとき
のみ出力部１０よシ出力され、不一致のときはゼロとな
る。又、排他論理和９は不一致のとき“１″となｐ、外
部への警報として使用される。
のみ出力部１０よシ出力され、不一致のときはゼロとな
る。又、排他論理和９は不一致のとき“１″となｐ、外
部への警報として使用される。
このような二重化された制御装置の概略動作の一例を第
２図に示す。図から明らかなように、演算を終了したあ
と出力するため、入力が両糸等しいなら出力も等しいは
ずである。このとき、仮にＢ系にプログラム、ローダ７
を接続してデータメモリ６のモニタを行ない、そのため
にＢ系の処理がＡ系の処理よりも長くなったとしても外
部出力の前に二重化同期をとるので、遅い方に合わせて
出力するため不一致は生じない。
２図に示す。図から明らかなように、演算を終了したあ
と出力するため、入力が両糸等しいなら出力も等しいは
ずである。このとき、仮にＢ系にプログラム、ローダ７
を接続してデータメモリ６のモニタを行ない、そのため
にＢ系の処理がＡ系の処理よりも長くなったとしても外
部出力の前に二重化同期をとるので、遅い方に合わせて
出力するため不一致は生じない。
しかし、近年、制御内容が高度化し、演算内容をいくつ
かに分割しく以下、ファンクションプログラムと呼ぶ）
、それぞれの演舞に優先順位と周期をもたせるいわゆる
マルチプログラミングできるものが増えてきた。これら
のプログラムの制御は時分割で実行条件が決定されるた
め、一般には入出力のタイミングもこの時期を利用する
ことによシ・最短制御周期に合わせて更新させることに
なる。
かに分割しく以下、ファンクションプログラムと呼ぶ）
、それぞれの演舞に優先順位と周期をもたせるいわゆる
マルチプログラミングできるものが増えてきた。これら
のプログラムの制御は時分割で実行条件が決定されるた
め、一般には入出力のタイミングもこの時期を利用する
ことによシ・最短制御周期に合わせて更新させることに
なる。
このような構成にするための概略動作の一例を第３図に
示す。図において、左側のフローはファンクションプロ
グラムの実行を制御するもので、実行許可フラグがセッ
トされているファンクションがあると、それに制御が移
シ、そのファンクションが終了すると次のファンクショ
ンの処理に移る。一方、右側のフローはある一厘周期毎
（５０〜１００ｍ５程度）の割込みで起動され、各ファ
ンクションプログラムの実行周期テーブルを史顆する。
示す。図において、左側のフローはファンクションプロ
グラムの実行を制御するもので、実行許可フラグがセッ
トされているファンクションがあると、それに制御が移
シ、そのファンクションが終了すると次のファンクショ
ンの処理に移る。一方、右側のフローはある一厘周期毎
（５０〜１００ｍ５程度）の割込みで起動され、各ファ
ンクションプログラムの実行周期テーブルを史顆する。
実行周期テーブルは割込みの周期の倍数でセットされて
いるとする。ここで、あるファンクションプログラムの
実行周期テーブルから１を引き０になったら、そのファ
ンクションプログラムの実行時間がきたと見なし、その
ファンクションプログラムの実行許可フラグ全セットす
る。それと共に次回実行のために実行周期テーブルに周
期をセットする。これをファンクションプログラム数だ
け繰り返し、その後外部入出力を行なう。もどシ先は割
込まれたところでなく、左側のフローの先頭になるため
、父、ファンクション０から実行許可フラグヲＷ８べる
ため、ファンクション０が最も優先度が高いことになる
。
いるとする。ここで、あるファンクションプログラムの
実行周期テーブルから１を引き０になったら、そのファ
ンクションプログラムの実行時間がきたと見なし、その
ファンクションプログラムの実行許可フラグ全セットす
る。それと共に次回実行のために実行周期テーブルに周
期をセットする。これをファンクションプログラム数だ
け繰り返し、その後外部入出力を行なう。もどシ先は割
込まれたところでなく、左側のフローの先頭になるため
、父、ファンクション０から実行許可フラグヲＷ８べる
ため、ファンクション０が最も優先度が高いことになる
。
、 この構成を二重化にした場合、通常動作時は画系
共に殆どずれは生じないであろうが、片系にプログラム
ローダを接続した場合、その処理のため両系でずれが生
じ、入出力のタイミングがきたとき必ずしも両系で同一
のアドレスの命令全実行しているとは限らない。従って
、このような条件で外部出力を行なうと、出力データが
不一致になるおそれがある。このようすを第４南を用い
て説明する。第４図はシーケンス演算プログラムの例で
あるが、Ｂ系にプログラムローダを接続したときのこと
を考える。入出力タイミングｔで現在までの演算結果を
出力しようとしたとき、Ａ系では既にＯＵＴ １００の
命令を実行しているが、Ｂ系では未だＯＵＴ １００
’ｆｆｉ実行していない。このようなとき、演算結果が
前回が“０＃で今回゛１”の場合、Ａ系では”１”にな
るが、Ｂ系では未だ“０″のままである。従って、この
まま出力すれば出力不一致になってしまう。このため、
マルチプログラミング方式による二重化システムが構成
できなかった。
共に殆どずれは生じないであろうが、片系にプログラム
ローダを接続した場合、その処理のため両系でずれが生
じ、入出力のタイミングがきたとき必ずしも両系で同一
のアドレスの命令全実行しているとは限らない。従って
、このような条件で外部出力を行なうと、出力データが
不一致になるおそれがある。このようすを第４南を用い
て説明する。第４図はシーケンス演算プログラムの例で
あるが、Ｂ系にプログラムローダを接続したときのこと
を考える。入出力タイミングｔで現在までの演算結果を
出力しようとしたとき、Ａ系では既にＯＵＴ １００の
命令を実行しているが、Ｂ系では未だＯＵＴ １００
’ｆｆｉ実行していない。このようなとき、演算結果が
前回が“０＃で今回゛１”の場合、Ａ系では”１”にな
るが、Ｂ系では未だ“０″のままである。従って、この
まま出力すれば出力不一致になってしまう。このため、
マルチプログラミング方式による二重化システムが構成
できなかった。
本発明は出力の不一致をなくシ、マルチプログラミング
方式による二重化構成可能なシーケンス制御架ｆｉｉｔ
−提供することを目的とする。
方式による二重化構成可能なシーケンス制御架ｆｉｉｔ
−提供することを目的とする。
本発明は２台のＣＰＵ 全相いて同一処理を行なう二重
系のシーケンス制御装置において、処理の進んだ方の系
のアドレスはホールドして遅れている方を待つことによ
シ、両糸同一アドレスにて割込処理を実行するようにし
、外部出力の不一致をなくすようにしたものである。
系のシーケンス制御装置において、処理の進んだ方の系
のアドレスはホールドして遅れている方を待つことによ
シ、両糸同一アドレスにて割込処理を実行するようにし
、外部出力の不一致をなくすようにしたものである。
以下、本発明について第５図を用いて説明する。
例トシて曳第４図のようなシーケンスプログラムは（８
０００）ｔｓ番地以降で、データメモリ、その他の６１
］向プログラムは（８０００）１６以内にあるとする。
０００）ｔｓ番地以降で、データメモリ、その他の６１
］向プログラムは（８０００）１６以内にあるとする。
・従って、アドレスのＭＳＢが′１″のとき、シーケン
スプログラム″０”のときシーケンスプロクラム以外で
あると判断できる。
スプログラム″０”のときシーケンスプロクラム以外で
あると判断できる。
第５図において、５１．５２のアドレスラッチは現在実
行中のシーケンスプログラムのアドレスを示すもので、
第３図の３０の「実行アドレスよシ命令？と９出す」と
いう動作により、５３．５４のアドレスＭＳＢと５５．
５６のメモリリード信号の論理積グー）５７．５８の結
果が１＃とな勺、そのときのアドレスラインの内容がア
ドレスラッチ５１．５２にラッチされる。５９．６０は
アドレスコンミ４レータで、互いに相手の実行アドレス
とＢ系の実行アドレスを比較するためのものである。５
１．５２のＡＯ〜Ａ１５はアドレスラインである。６６
．６７は自系のアドレスの方が他系に比べて大きいとき
“１＃になる信号であシ・６８゜６９はＢ系のアドレス
と他糸のアドレスが等しいとき”１”になる信号である
。６１．６２はＣＰＵに対するホールド要求で・この信
号が′１”になると、ＣＰＵ１１．現在のマシンサイク
ルの完了後、動作を停止する。６３は一定周期毎（５０
〜１００ｍ５程度〕のノ母ルス信号で、この信号により
時分割処理を行なう。６４．６５はＣＰＵに割込信号（
以下、タイマ割込みと呼ぶ）會与えるものである。
行中のシーケンスプログラムのアドレスを示すもので、
第３図の３０の「実行アドレスよシ命令？と９出す」と
いう動作により、５３．５４のアドレスＭＳＢと５５．
５６のメモリリード信号の論理積グー）５７．５８の結
果が１＃とな勺、そのときのアドレスラインの内容がア
ドレスラッチ５１．５２にラッチされる。５９．６０は
アドレスコンミ４レータで、互いに相手の実行アドレス
とＢ系の実行アドレスを比較するためのものである。５
１．５２のＡＯ〜Ａ１５はアドレスラインである。６６
．６７は自系のアドレスの方が他系に比べて大きいとき
“１＃になる信号であシ・６８゜６９はＢ系のアドレス
と他糸のアドレスが等しいとき”１”になる信号である
。６１．６２はＣＰＵに対するホールド要求で・この信
号が′１”になると、ＣＰＵ１１．現在のマシンサイク
ルの完了後、動作を停止する。６３は一定周期毎（５０
〜１００ｍ５程度〕のノ母ルス信号で、この信号により
時分割処理を行なう。６４．６５はＣＰＵに割込信号（
以下、タイマ割込みと呼ぶ）會与えるものである。
上記回路構成において、もしＡ糸の方がＢ系よシも進ん
で実行していると６６は工“となシ、６７は“０″とな
る。このとき、タイマ割込みのための信号６３が１″と
なると、Ａ系においては論理積出力６１が１１１１１と
なり、ＣＰＵがホールド状態となる。一方、Ｂ系は論理
積出力６２も論理積出力６５も“０”のままなので、そ
のまま実行を続ける。そして、Ａ系の実行アドレスがＢ
系と等しくなった時点で６８が”１＃となυ、Ａ系の論
理積出力６１は１０″となシホールド状態が解除される
と共に、論理積出力６４が”１″となｐ ＣＰＵにタイ
マ割込みが入る。Ｂ系も同時に６９が“１″となり、論
理私出力６５が“１＃となｆｉ ＣＰＵにタイマ割込み
が入る。
で実行していると６６は工“となシ、６７は“０″とな
る。このとき、タイマ割込みのための信号６３が１″と
なると、Ａ系においては論理積出力６１が１１１１１と
なり、ＣＰＵがホールド状態となる。一方、Ｂ系は論理
積出力６２も論理積出力６５も“０”のままなので、そ
のまま実行を続ける。そして、Ａ系の実行アドレスがＢ
系と等しくなった時点で６８が”１＃となυ、Ａ系の論
理積出力６１は１０″となシホールド状態が解除される
と共に、論理積出力６４が”１″となｐ ＣＰＵにタイ
マ割込みが入る。Ｂ系も同時に６９が“１″となり、論
理私出力６５が“１＃となｆｉ ＣＰＵにタイマ割込み
が入る。
このように、処理の進んだ方がホールドし〜遅れている
方を待つようになシ、両方が同一アドレスでタイマ割込
みが入シ、この処理で外部に出力しても不一致は生じな
い。
方を待つようになシ、両方が同一アドレスでタイマ割込
みが入シ、この処理で外部に出力しても不一致は生じな
い。
以上のように本発明によれば、ソフトウェアのホーバヘ
ッドを増加することなしに、マルチプログラミング方式
によるシーケンス制御装置の二重化構成が実現できる。
ッドを増加することなしに、マルチプログラミング方式
によるシーケンス制御装置の二重化構成が実現できる。
第１図は二重化されたシーケンス制御装置のブロック図
、第２図は二重化されたシーケンス制御装置の概略動作
フローチャート、第３図はマルチプログラミング方式に
よるシーケンス制御装置の概略動作フローチャート、第
４図は二重化されたシーケンス制御装置での両系のずれ
を説明するためのプログラムステップ図、第５図は本発
明による制御回路図である。 １・・・入力部、２，３・・・演算制御部、４・・・演
算部、５・・・プログラムメモリ、６・・・データメモ
リ、７・・・プログラムローダ、８・・・論理積、９・
・・排他論理和。 １０・・・出力部、５１．５２・・・アドレスラッチ、
５９．６０・・・アドレスコンパレータ。 （７３１７） 代理人 弁理士 則 近 意 佑（
ほか１名） 第７図 第２図 第４図 ＯＲ６０ＵＴＩＯ０ ，４７，４５ Ａ８ ０Ｒ６ ｏｕｒ １０１ ／４ ７ ＥＮＤ Ａ θ ＯＵＴ １０７ ＮＤ
、第２図は二重化されたシーケンス制御装置の概略動作
フローチャート、第３図はマルチプログラミング方式に
よるシーケンス制御装置の概略動作フローチャート、第
４図は二重化されたシーケンス制御装置での両系のずれ
を説明するためのプログラムステップ図、第５図は本発
明による制御回路図である。 １・・・入力部、２，３・・・演算制御部、４・・・演
算部、５・・・プログラムメモリ、６・・・データメモ
リ、７・・・プログラムローダ、８・・・論理積、９・
・・排他論理和。 １０・・・出力部、５１．５２・・・アドレスラッチ、
５９．６０・・・アドレスコンパレータ。 （７３１７） 代理人 弁理士 則 近 意 佑（
ほか１名） 第７図 第２図 第４図 ＯＲ６０ＵＴＩＯ０ ，４７，４５ Ａ８ ０Ｒ６ ｏｕｒ １０１ ／４ ７ ＥＮＤ Ａ θ ＯＵＴ １０７ ＮＤ
Claims (1)
- 同一機能を有する２台のマイクロプロセッサ装置を並列
して二重化構成したシーケンス制御装置において、アド
レス比較器とアドレスラッチ回路を設けて両系のアドレ
スを比較し、アドレスの進んでいる方の系はホールドす
る一方、遅れている方の系は処理を継続することによυ
、両系同一アドレスで割込処理を実行することを特徴と
するシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182761A JPS5972506A (ja) | 1982-10-20 | 1982-10-20 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182761A JPS5972506A (ja) | 1982-10-20 | 1982-10-20 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972506A true JPS5972506A (ja) | 1984-04-24 |
Family
ID=16123962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182761A Pending JPS5972506A (ja) | 1982-10-20 | 1982-10-20 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972506A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6198408A (ja) * | 1984-10-19 | 1986-05-16 | Toyoda Mach Works Ltd | 加工制御システムにおける異常検出装置 |
-
1982
- 1982-10-20 JP JP57182761A patent/JPS5972506A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6198408A (ja) * | 1984-10-19 | 1986-05-16 | Toyoda Mach Works Ltd | 加工制御システムにおける異常検出装置 |
| JPH0546564B2 (ja) * | 1984-10-19 | 1993-07-14 | Toyoda Machine Works Ltd |
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