JPH0498326A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 、本発明はマイクロプロセッサに関する。

〔従来の技術〕

従来から、高信頼性システムを構築する一つの方法とし
て第１及び第２のマイクロプロセッサを同一の命令によ
り動作させ、第一のマイクロプロセッサから外部データ
バスへ出力されるデータと第二のマイクロプロセッサか
ら外部データバスへ出力されたデータとを第一のマイク
ロプロセッサ内でデータ比較して、比較結果よりデータ
内容が異なればこの二つのマイクロプロセッサの内のど
ちらかが誤動作していると判断して障害発生を検出する
ものが有る。

〔発明が解決しようとする課題〕

従来のマイクロプロセッサは、高信頼性システムを構築
しようとすると、例えばマイクロプロセッサより外部へ
出力される外部バスデータを監視するようになっている
場合、プロセッサが誤動作したことに依って外部バスデ
ータに誤ったデータがのったとしても、そのデータを監
視しているので、チエツクを行ない、次に誤っているこ
とが分かつてデータのライトを行わないように機能する
までの期間、そのデータが正／誤判定前にライト先ヘラ
イトしないように、そのデータに対しＲＥＡＤＹ信号が
インアクティブにされ続けなければならない。あるいは
、その同一ライトバスサイクルが二度起動され一度目は
データチエツクのみに使用され、正常なら二度目で正式
にライトする、異常ならライトしないといった事が必要
となり、高信頼性システムを構築しようとするだけで、
本来のバスサイクルが遅くなってしまったり、あるいは
プロセッサにおける高速化の障害となってしまうという
欠点を有している。

本発明の目的は、プロセッサ内部の誤動作検出とバスサ
イクルが平行に実行が可能なマイクロプロセッサを提供
することにある。

〔課題を解決するための手段〕 本発明のマイクロプロセッサは、マイクロプロセッサ外
部の外部アドレスバスと、外部データバスと、第三の外
部バスと、前記第三の外部バスのデータ専用の入力回路
と、少なくとも内部レジスタ間転送のデータ及び内部レ
ジスタと前記外部データバスへのデータ入出力を行う入
出力ラッチとの間の転送データとを含むデータと前記第
三の外部バスのデータとを比較する比較回路と、前記比
較回路の比較結果出力より制御されかつ外部メモリライ
トバスサイクル時に比較結果が異なれば外部メモリライ
トを保留させる制御回路と、少なくとも内部レジスタ間
転送のデータおよび内部レジスタと前記外部データバス
へのデータ入出力を行う入出力ラッチとの間の転送デー
タを前記第三の外部バスにデータ出力する出力回路とを
有す乙ことを特徴とする。

〔実施例〕

次に本発明について図面を用いて説明する。

第１図は、本発明の一実施例のブロック図である。最初
に第１図について説明する。このマイクロプロセッサ２
２は、内部にバスデータ比較及び制御回路１８（内部バ
スデータ出力制御回路２１を含む６）を有している。こ
のバスデータ比較及び制御回路１８は、内部バス５とモ
ニタ用外部バス１１のデータを比較する比較回路１４と
、その比較結果により各種制御信号を出力する制御回路
１７と、この制御回路１７によって出力される制御信号
で制御される制御回路１５．１６とを有し、制御信号２
０の切り替えに応答して内部バスデータ比力制御回路２
１を介して内部バスデータ比較を行うことが出来る構成
となっている。

本発明の目的である外部バスサイクルに依らないでリア
ルタイムに異なる二つのプロセッサの内部バス同士デー
タの比較を行うため、本実施例では比較回路１４に内部
バスデータが入力されると共にモニタ用外部バスデータ
が入力されて比較する構成となっている。

つまり外部に対してライトバスサイクルが起動していて
外部バスへデータライトを行なおうとしている時にデー
タ比較結果より二つのデータ同士が異なっていることが
わがればどちらかのプロセッサが誤った動作をしている
ことになるので、制御回路１７から制御信号に依って、
制御ゲート１５．１６の出力をインアクティブにして、
誤ったデータのアドレスとデータ自身の出力をリアルタ
イムに抑えることが出来る。

次に第２図を参照して動作について説明する。

第２図に示すフロック図は第１図に示すマイクロプロセ
ッサを用いて簡単なフォールトトレラントシステムを構
成したちのである。左右のマイクロプロセッサ２３．２
４は共に第１図に示すマイクロフロセッサである。ここ
で、プロセッサ２３は内部バスデータ出力制御回路をア
クティブにする事により、通常の動作をさせる通常モー
ドとしてごく一般的な外部バスのやり取りを行い、内部
バスデータをモニタ用外部バスへ出力する。一方、プロ
セッサ２４は監視モードとして外部バスへの−ａ的な出
力は行わないで、プロセッサ２３と同一の命令を同一の
タイミングで実行し同一データを外部データバス１３よ
り入力して、全く同一に動作する。

プロセッサ２４はモニタ用外部バスのデータを第１図に
示す比較回路１４に入力して、自身の内部バスデータと
比較しこの二つのプロセッサが同一に動作しているか否
かの比較結果をバスモニタ制御信号１つへのせる。

この監視モードのプロセッサ２４に於いてはバスを監視
することが目的であるので、外部データバス１３からは
入力のみが行なわれるように制御回路１７のバスモニタ
制御信号１９の入力を制御し制御回路１７の出力に依っ
て外部データバス１３へのデータ出力を制御ゲート１５
．１６を用いて抑えている。各種制御信号２０について
も同様であり監視モードのプロセッサ２４においては入
力のみ行われるように制御回路１７に依って出力は抑え
なければならない。

次に第３図を用いて他のマイクロプロセッサの応用例に
ついて説明する。第２図に示す例ではデュアルプロセッ
サ構成としたので、故障を起こしたプロセッサを判定す
ることは容易ではない。そこで本例では三重化システム
構成とする事により多数決システムをつくり、故障した
プロセッサの判断が容易となる。

ここでは、プロセッサ２６を通常モードで動かし、プロ
セッサ２５．２７を監視モードと割り当てる。プロセッ
サ２６と２５、プロセッサ２６と２７との各々の関係は
第２図に於けるプロセッサ２３と２４の関係と同じであ
る。通常モードのプロセッサ２６の内部バスデータはプ
ロセッサ２６の内部バスデータ出力制御回路２１を介し
、モニタ用外部バス１１を介して監視モードのプロセッ
サ２５と２７の内部の比較回路１４へ入力され、各々の
内部バスデータと比較されて各回路を比較結果より制御
回路に依って制御される。

更にプロセッサ２５．２７に依って比較された比較結果
は外部の多数決回路２８に入力され以下に示す条件結果
に元づいて結果出力をハスモニタ制御信号１つへのせて
プロセッサ２５．２６　２７は制御される。

多数決の条件分けを以下に示す。

Ａ）プロセッサ２５と２６のデータか同一でプロセッサ
２６と２７のデータ及びプロセッサ２７と２５のデータ
が異なればプロセッサ２７が故障している。

Ｂ）プロセッサ２６と２７のデータが同一でプロセッサ
２７と２５のデータ及びプロセッサ２５と２６のデータ
が異なればプロセッサ２５が故障している。

Ｃ）プロセッサ２７と２５のデータが同一でプロセッサ
２５と２６のデータ及びかつプロセッサ２６と２７のデ
ータが異なればプロセッサ２６が故障している。

Ｄ）三組のプロセッサのデータがすべて異なっている場
合、同時に二組も故障することはないと仮定すると、こ
の場合は比較回路を使用する部分が故障している等の判
断不可能とする以外にない Ｅ）三組が同一なら問題ない。

ここで、Ａ〜Ｃの状況なら故障を起こしたプロセッサを
システムより動作上切り離し他のプロセッサたけて実行
継続させる。通常モードで動作していたプロセッサ２６
が故障すれば、プロセッサ２７、または２８か通常モー
ドに切り換えられる。

第２図に示す例では故障が見つがればデータライトバス
サイクルであれは、ます外部バスへチータライトさせな
いようにしなければならなかったが、この例では動作継
続させる正常なプロセッサより外部バスへデータライト
させるようにして、データライトハスサイクルを継続す
ることが容易である。

〔発明の効果〕

以上説明したように、本発明は、プロセッサ外部のアド
レスバス、データバスと異なる専用の外部バスを有し、
この外部バスのデータを通常のデータワード２データラ
イトのバスサイクルに依らずにリアルタイムにデータ入
力する専用の入力回路を持つこと。また、この入力回路
よりリアルタイムに入力される外部データとプロセッサ
の内部バス上の有効データを全てリアルタイムにデータ
比較できる比較回路をプロセッサ内部に有し、かつこの
比較結果より外部バスへのライトバスサイクルをリアル
タイム制御できる制御回路を持つこと、更に本プロセッ
サと同一特許機能を有する別のプロセッサにおいて、こ
のプロセッサ内の制御信号切り替えによって専用の外部
バスへ内部バス上の有効データ全てをリアルタイムにプ
ロセッサ外部へ出力させてこのデータを先に述べた前者
のマイクロプロセッサの専用外部バスを介し専用の入力
回路よりのデータ入力とするといった事により、プロセ
ッサ内部の誤動作に対してリアルタイムに誤動作検出が
できる。

従って、内部バス上にのった誤ったデータがプロセッサ
外部へ出力される前に誤動作検圧が行われるので、デー
タは外部バスへライトされない。

しかも、この間、プロセッサのライトバスサイクルは誤
動作検出にともなって、ＲＥＡＤＹで待たされたり、何
等かの特殊な制御で待たされるような事はない。

つまり、全くリアルタイムに誤動作検出とライトバスサ
イクルを平行して実行でき、マイクロプロセッサ本来の
高速性を維持しつつ、高信頼度を有する事ができる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すマイクロプロセッサを用いてシステムを構
築した一例を示すブロック図、第３図は第１図に示すマ
イクロプロセッサを用いた他の例を示すブロック図であ
る。 １・・・ＡＬＵ、２・・・レジスタ、３・・・インスト
ラクションデコーダ、４・・・制御回路、５・・・内部
バス、６・・・外部アドレス出力ラッチ、７・・・デー
タ入出力ラッチ、８・・・タイミング制御回路、９・・
・アドレス出力制御回路、１０・・・データ入出力制御
回路、１１・・・モニタ用外部バス、１２・・・外部ア
ドレスバス、１３・・・外部データバス、１４・・・比
較回路、１５・・制御ゲート、１６・・・制御ゲート、
１７・・・バスモニタ制御回路、１８・・・バスデータ
比較及び制御回路、１つ・・バスモニタ制御信号、２０
・・・制御信号、２１・・・内部バスデータ出力制御回
路、２２〜２７・・・マイクロプロセッサ、２８・・多
数決回路、２９・・入力回路。

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサ外部の外部アドレスバスと、外部デ
   ータバスと、第三の外部バスと、前記第三の外部バスの
   データ専用の入力回路と、少なくとも内部レジスタ間転
   送のデータ及び内部レジスタと前記外部データバスへの
   データ入出力を行う入出力ラッチとの間の転送データと
   を含むデータと前記第三の外部バスのデータとを比較す
   る比較回路と、前記比較回路の比較結果出力より制御さ
   れかつ外部メモリライトバスサイクル時に比較結果が異
   なれば外部メモリライトを保留させる制御回路と、少な
   くとも内部レジスタ間転送のデータおよび内部レジスタ
   と前記外部データバスへのデータ入出力を行う入出力ラ
   ッチとの間の転送データを前記第三の外部バスにデータ
   出力する出力回路とを有することを特徴とするマイクロ
   プロセッサ。