JP2008262557A - 制御装置のタスク管理装置、及び、制御装置のタスク管理方法 - Google Patents
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Abstract
【解決手段】複数のプロセッサに対して、共通のデータ処理対象に対して互いに互換が可能なように演算された処理結果を入力し、いずれのプロセッサから開始信号を受けると、プロセッサに対して演算指示信号を出力する演算指示信号については、一方のプロセッサと他方のプロセッサで動作タイミングが異なるように出力する。そして、一方のプロセッサと他方のプロセッサの演算効果を比較する。このように構成することで、複数のプロセッサに対して、小型高性能化と安全性を両立し高信頼が可能とする。
【選択図】図1
Description
、前記信号が少なくとも2の系で異なる演算処理をなしたことを示す場合、前記少なくとも2の系で異なる処理結果における少なくとも1の出力の許可を判断するように構成した
。
。外部アクセスユニット5への出力時はデータ保持ユニット7と出力照合ユニット8によりA系プロセッサ1とB系プロセッサ2からのデータの一致を確認してから出力する。外部アクセスユニット5からの入力時は、データ同期ユニット9でA系プロセッサ1とB系プロセッサ2へ同じデータを入力する。出力データも入力データも共に照合バッファユニット10を介して外部アクセスユニット5に入出力される。
。保護テーブル12は独立モード時に動作し、バッファ3のアドレスデータが予め定義された物理アドレスページの保護範囲の時は書き込みを禁止する。同じように、B系プロセッサ2の入出力はバッファ4を介して外部ユニットに入出力されるが、保護テーブル13により保護範囲の書き込みを禁止する構成となっている。
モード開始指令102を受けた動作モード切替ユニット6は、A系プロセッサからの照合モード準備完信号103の成立(t2)、同様にB系プロセッサからの準備完信号203
が共に成立(レベルH)すること(t3)を条件に照合モード指令601を出力(レベルH)する(t4)。これによりA系プロセッサは照合モード演算を開始する(t5)。照
合モード演算105の立ち上がりで準備完信号はリセットされる(t6)。
。これによりB系プロセッサは照合モード演算を開始する(t8)。照合モード演算205の立ち上がりで準備完信号はリセットされる(t9)。
算終了(t11)を検出すると照合モード指令601はレベルLとなり(t12)、AND回路620により照合モード指令603も同時にレベルLとなる。これにより独立動作モードが開始する(t14)。
Claims (14)
- 共通のデータ処理対象に対して少なくとも2の系でなされた処理結果を入力とし、前記処理結果は前記少なくとも2の系で互いに互換が可能なように演算されたものである制御装置のタスク管理装置において、前記少なくとも2の系のいずれかから開始信号を受けると、前記少なくとも2の系に演算指示信号を出力する手段と、前記開始信号に応じて出力される前記少なくとも2の系でなされた処理結果を相対的に比較して出力を許可する手段を有することを特徴とする制御装置のタスク管理装置。
- 請求項1において、前記少なくとも2の系のいずれかの演算は、前記系と異なる系の演算とは異なるタイミングでなされるように信号を出力することを特徴とする制御装置のタスク管理装置。
- 請求項2において、異なるデータ処理対象に対して少なくとも2の系で異なる演算処理がなされた処理結果を入力することを特徴とする制御装置のタスク管理装置。
- 請求項3において、前記異なる演算処理が終了したことを示す信号を受けた後に、前記互換可能な演算を許可する信号を出力することを特徴とする制御装置のタスク管理装置。
- 請求項3において、前記互換可能な演算が終了したことを示す信号を受けた後に、前記異なる演算処理を許可する信号を出力することを特徴とする制御装置のタスク管理装置。
- 共通のデータ処理対象に対して少なくとも2の系でなされた処理結果を入力とし、前記処理結果は前記少なくとも2の系で互いに互換が可能なように演算されたものであって、さらに、異なるデータ処理対象に対して少なくとも2の系で異なる演算処理がなされた処理結果を入力とする制御装置のタスク管理装置において、前記少なくとも2の系で異なる演算処理をなすか或いは互換が可能なように演算処理をなすかを示す切替信号を出力する信号出力手段と、前記信号が少なくとも2の系で異なる演算処理をなしたことを示す場合
、前記少なくとも2の系で異なる処理結果における少なくとも1の出力を許可する許可手段を有することを特徴とする制御装置のタスク管理装置。 - 請求項6において、前記許可手段は、前記処理結果と共に送られる書込先データを所定データと比較することで、出力許可を判断することを特徴とする制御装置のタスク管理装置。
- 請求項7において、前記処理結果を入力された順に記憶し、さらに、該記憶した処理結果を順に出力する手段を有し、前記所定データとの比較は、前記順に出力される処理結果に対してなされることを特徴とする制御装置のタスク管理装置。
- 共通のデータ処理対象に対して少なくとも2の系で互換が可能なように演算処理がなされた処理結果を入力として、前記少なくとも2の系のうち所定の系のデータ処理対象を識別する識別データを記憶する第1の識別データ領域と、前記少なくとも2の系のうちいずれかの他の系のデータ処理対象を識別する識別データを記憶する第2の識別データ領域と
、前記少なくとも2の系のうち所定の系の処理結果である第1の処理データを記憶する第1の処理データ領域と、前記少なくとも2の系のうちいずれかの他の系の処理結果である第2の処理データを記憶する第2の処理データ領域と、前記第1の識別データと前記第2の識別データを照合すると共に、前記第1の処理データと前記第2の処理データを照合する照合手段とを有し、前記照合手段の照合に基づいてデータ出力を許可することを特徴とする制御装置のタスク管理装置。 - 請求項9において、前記演算処理する少なくとも2の系の一方に対して他方の演算を遅らせる遅延手段を有する制御装置のタスク管理装置。
- 共通のデータ処理対象に対して少なくとも2の系で互換が可能なように演算処理がなされた処理結果を入力とする共に、異なるデータ処理対象に対して少なくとも2の系で異なる演算処理がなされた処理結果を入力とする制御装置のタスク管理装置において、前記少なくとも2の系で異なる演算処理をなすか或いは互換が可能なように演算処理がなすかを示す切替信号を出力する信号出力手段を有することを特徴とする制御装置のタスク管理装置。
- 共通のデータ処理対象に対して互いに互換が可能なように演算された少なくとも2の系での処理結果を入力し、前記少なくとも2の系のいずれから開始信号を受けると、前記少なくとも2の系に演算指示信号を出力し、前記開始信号に応じて出力される前記少なくとも2の系でなされた処理結果を相対的に比較して出力を許可する制御装置のタスク管理方法。
- 共通のデータ処理対象に対して互いに互換が可能なように演算された少なくとも2の系での処理結果を入力し、異なるデータ処理対象に対して少なくとも2の系で異なる演算処理がなされた処理結果を入力し、前記少なくとも2の系で異なる演算処理をなすか或いは互換が可能なように演算処理をなすかを示す切替信号を出力し、前記信号が少なくとも2の系で異なる演算処理をなすことを示す場合、前記少なくとも2の系で異なる処理結果における少なくとも1の出力の許可を判断する制御装置のタスク管理方法。
- 共通のデータ処理対象に対して互いに互換が可能なように演算された少なくとも2の系での処理結果を入力し、前記少なくとも2の系のうち所定の系のデータ処理対象を識別する識別データを記憶する第1の識別データ領域と、前記少なくとも2の系のうちいずれかの他の系のデータ処理対象を識別する識別データ第2の識別データ領域に記憶し、前記少なくとも2の系のうち所定の系の処理結果である第1の処理データを第1の処理データ領域に記憶し、前記少なくとも2の系のうちいずれかの他の系の処理結果である第2の処理データを記憶する第2の処理データ領域と、前記第1の識別データと前記第2の識別データを照合すると共に、前記第1の処理データと前記第2の処理データを照合してデータ出力を許可する制御装置のタスク管理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008089158A JP4876093B2 (ja) | 2008-03-31 | 2008-03-31 | 制御装置のタスク管理装置、及び、制御装置のタスク管理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008089158A JP4876093B2 (ja) | 2008-03-31 | 2008-03-31 | 制御装置のタスク管理装置、及び、制御装置のタスク管理方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005170275A Division JP2006344087A (ja) | 2005-06-10 | 2005-06-10 | 制御装置のタスク管理装置、及び、制御装置のタスク管理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008262557A true JP2008262557A (ja) | 2008-10-30 |
JP4876093B2 JP4876093B2 (ja) | 2012-02-15 |
Family
ID=39984949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008089158A Expired - Fee Related JP4876093B2 (ja) | 2008-03-31 | 2008-03-31 | 制御装置のタスク管理装置、及び、制御装置のタスク管理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4876093B2 (ja) |
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JP4876093B2 (ja) | 2012-02-15 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100910 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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