JP2583617B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JP2583617B2 JP2583617B2 JP1271359A JP27135989A JP2583617B2 JP 2583617 B2 JP2583617 B2 JP 2583617B2 JP 1271359 A JP1271359 A JP 1271359A JP 27135989 A JP27135989 A JP 27135989A JP 2583617 B2 JP2583617 B2 JP 2583617B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- system bus
- main processor
- sub
- communication buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主プロセッサおよびサブプロセッサの故
障処理を実行するマルチプロセッサシステムに関するも
のである。
障処理を実行するマルチプロセッサシステムに関するも
のである。
第３図は従来のマルチプロセッサシステムを示すブロ
ック接続図であり、図において、１はアプリケーション
プログラムの実行制御を行う主プロセッサ、２は主プロ
セッサ１からアクセス可能なメモリ、３はメモリ２の信
頼性向上のために用意された主プロセッサ側故障検出部
としてのメモリパリティ生成／チェック部、４は主プロ
セッサ１のシステムバスとのインタフェースを容易にす
るために設けられたシステムバスインタフェース部、５
は主プロセッサ，メモリ2,メモリパリティ生成／チェッ
ク部３およびシステムバスインタフェース部４を接続す
るプロセッサローカルバス、６は他のマイクロプロセッ
サボードとの通信を行うシステムバス、７はシステムバ
スインタフェース部４とシステムバス６との接続を入り
切りする通信バッファー、８はシステムバスインタフェ
ース部４への入出力を制御したり、通信バッファー７の
入出力の方向を切り替えるシステムバスコントロール
部、９はマイクロプロセッサボード上の故障要因や故障
履歴を残すサブプロセッサ、10はメモリパリティチェッ
クした時のエラー信号、11はサブプロセッサ９が出力す
る通信バッファー７に対する入出力許可信号である。
ック接続図であり、図において、１はアプリケーション
プログラムの実行制御を行う主プロセッサ、２は主プロ
セッサ１からアクセス可能なメモリ、３はメモリ２の信
頼性向上のために用意された主プロセッサ側故障検出部
としてのメモリパリティ生成／チェック部、４は主プロ
セッサ１のシステムバスとのインタフェースを容易にす
るために設けられたシステムバスインタフェース部、５
は主プロセッサ，メモリ2,メモリパリティ生成／チェッ
ク部３およびシステムバスインタフェース部４を接続す
るプロセッサローカルバス、６は他のマイクロプロセッ
サボードとの通信を行うシステムバス、７はシステムバ
スインタフェース部４とシステムバス６との接続を入り
切りする通信バッファー、８はシステムバスインタフェ
ース部４への入出力を制御したり、通信バッファー７の
入出力の方向を切り替えるシステムバスコントロール
部、９はマイクロプロセッサボード上の故障要因や故障
履歴を残すサブプロセッサ、10はメモリパリティチェッ
クした時のエラー信号、11はサブプロセッサ９が出力す
る通信バッファー７に対する入出力許可信号である。
次に動作について説明する。まず、主プロセッサ１が
メモリ２を読み出す時、メモリパリティ生成／チェック
部３はこのメモリ２にライトされたデータが正しく読み
出されたかどうかをチェックし、その結果を、エラー信
号10を無効または有効にすることによって、サブプロセ
ッサ９に出力する。メモリパリティチェックの結果が正
しければ、サブプロセッサ９は通信バッファー７への入
出力許可信号11を有効とする。この状態で、主プロセッ
サ１がシステムバス６をアクセスすると、システムバス
コントロール部８とシステムバスインタフェース部４が
動作し、通信バッファー７を介してシステムバス６への
アクセスが可能となる。
メモリ２を読み出す時、メモリパリティ生成／チェック
部３はこのメモリ２にライトされたデータが正しく読み
出されたかどうかをチェックし、その結果を、エラー信
号10を無効または有効にすることによって、サブプロセ
ッサ９に出力する。メモリパリティチェックの結果が正
しければ、サブプロセッサ９は通信バッファー７への入
出力許可信号11を有効とする。この状態で、主プロセッ
サ１がシステムバス６をアクセスすると、システムバス
コントロール部８とシステムバスインタフェース部４が
動作し、通信バッファー７を介してシステムバス６への
アクセスが可能となる。
一方、メモリパリティチェックの結果が不正であれ
ば、エラー信号10は有効となり、サブプロセッサ９は通
信バッファー７への入出力許可信号11を無効とする。従
って、このとき主プロセッサ１がシステムバス６をアク
セスし、システムバスコントロール部８とシステムバス
インタフェース部４が上記正常時と同じように動作して
も、通信バッファー７への許可信号11が無効である為、
主プロセッサ１はシステムバス６をアクセスすることが
できず、他のマイクロプロセッサボードとの通信は不可
能となる。
ば、エラー信号10は有効となり、サブプロセッサ９は通
信バッファー７への入出力許可信号11を無効とする。従
って、このとき主プロセッサ１がシステムバス６をアク
セスし、システムバスコントロール部８とシステムバス
インタフェース部４が上記正常時と同じように動作して
も、通信バッファー７への許可信号11が無効である為、
主プロセッサ１はシステムバス６をアクセスすることが
できず、他のマイクロプロセッサボードとの通信は不可
能となる。
従来のマルチプロセッサシステムは以上のように構成
されているので、サブプロセッサ９の周辺のハードウェ
アで故障が発生した場合に、他のマイクロプロセッサボ
ードへの連絡やエラー履歴などの処理がなされないばか
りか、主プロセッサ１側のエラー発生だけでシステムバ
ス６からの切り放しが行われ、他のマイクロプロセッサ
ボードに主プロセッサ１周辺のハードウェアのエラー履
歴や要因が連絡できず、マルチプロセッサシステムとし
て信頼性を欠如するなどの課題があった。
されているので、サブプロセッサ９の周辺のハードウェ
アで故障が発生した場合に、他のマイクロプロセッサボ
ードへの連絡やエラー履歴などの処理がなされないばか
りか、主プロセッサ１側のエラー発生だけでシステムバ
ス６からの切り放しが行われ、他のマイクロプロセッサ
ボードに主プロセッサ１周辺のハードウェアのエラー履
歴や要因が連絡できず、マルチプロセッサシステムとし
て信頼性を欠如するなどの課題があった。
この発明は上記のような課題を解消するためになされ
たもので、主プロセッサおよびサブプロセッサ双方の周
辺のハードウェアに故障が発生した場合にシステムバス
からこれらの各プロセッサを切り放し、主プロセッサの
ハードウェアが故障しただけでは、システムバスとの切
り放しが行われないようにすることができるマルチプロ
セッサシステムを得ることを目的とする。
たもので、主プロセッサおよびサブプロセッサ双方の周
辺のハードウェアに故障が発生した場合にシステムバス
からこれらの各プロセッサを切り放し、主プロセッサの
ハードウェアが故障しただけでは、システムバスとの切
り放しが行われないようにすることができるマルチプロ
セッサシステムを得ることを目的とする。
この発明に係るマルチプロセッサシステムは、主プロ
セッサ周辺およびサブプロセッサ周辺のハードウェアの
故障を検出する主プロセッサ側故障検出部およびサブプ
ロセッサ側故障検出部をそれぞれ設け、主プロセッサと
サブプロセッサの双方の周辺ハードウェアに故障が同時
に発生した場合にのみ、通信バッファーによってシステ
ムバスから、これらの各プロセッサを有するマイクロプ
ロセッサボードを切り放すような構成としたものであ
る。
セッサ周辺およびサブプロセッサ周辺のハードウェアの
故障を検出する主プロセッサ側故障検出部およびサブプ
ロセッサ側故障検出部をそれぞれ設け、主プロセッサと
サブプロセッサの双方の周辺ハードウェアに故障が同時
に発生した場合にのみ、通信バッファーによってシステ
ムバスから、これらの各プロセッサを有するマイクロプ
ロセッサボードを切り放すような構成としたものであ
る。
この発明におけるマルチプロセッサシステムは、主プ
ロセッサおよびサブプロセッサ各周辺のハードウェアで
同時に故障が発生したときにのみ、これらの各プロセッ
サを有するマイクロプロセッサボードとシステムバスと
の通信を切り放すようにし、これにより主プロセッサ周
辺のハードウェアで故障が発生しても、他のマイクロプ
ロセッサボードからそのエラー情報を読みだすことがで
きるようにし、一方、サブプロセッサおよび主プロセッ
サ周辺のハードウェアで同時に故障が発生した場合にの
み、システムバスとの通信を切断し、他のマイクロプロ
セッサボードの動作に悪影響を与えないように作用す
る。
ロセッサおよびサブプロセッサ各周辺のハードウェアで
同時に故障が発生したときにのみ、これらの各プロセッ
サを有するマイクロプロセッサボードとシステムバスと
の通信を切り放すようにし、これにより主プロセッサ周
辺のハードウェアで故障が発生しても、他のマイクロプ
ロセッサボードからそのエラー情報を読みだすことがで
きるようにし、一方、サブプロセッサおよび主プロセッ
サ周辺のハードウェアで同時に故障が発生した場合にの
み、システムバスとの通信を切断し、他のマイクロプロ
セッサボードの動作に悪影響を与えないように作用す
る。
以下、この発明の一実施例を図について説明する。
第１図において、１はアプリケーションプログラムの
実行制御を行う主プロセッサ、２は主プロセッサ１から
アクセス可能なメモリ、３はメモリ２の信頼性向上のた
めに用意された主プロセッサ側故障検出部としてのメモ
リパリティ生成／チェック部、４は主プロセッサ１のシ
ステムバスとのインタフェースを容易にするために設け
られたシステムバスインターフェス部、５は主プロセッ
サ1,メモリ2,メモリパリティ生成／チェック部３および
システムバスインタフェース部４を接続するプロセッサ
ローカルバス、６は他のマイクロプロセッサボードとの
通信を行うシステムバス、７はシステムバスインタフェ
ース部４とシステムバス６との接続を入り切りする通信
バッファー、８はシステムバスインタフェース部４への
入出力を制御したり、通信バッファー７の入出力の方向
を切り替えるシステムバスコントロール部、９はマイク
ロプロセッサボード上の故障要因や故障履歴を残すサブ
プロセッサ、10はメモリパリティチェックした時のエラ
ー信号、11はサブプロセッサ９が出力する通信バッファ
ー７に対する入出力許可信号、12はサブプロセッサ９に
供給するクロックの異常を検出するサブプロセッサ側故
障検出部としてのクロックロス検出部、13はクロックロ
ス検出部12で検出されたエラー信号、14はサブプロセッ
サ９から出力される入出力許可信号11とクロックロス検
出部12で検出されたエラー信号13とから、通信バッファ
ー７のアウトプットコントロール信号15をつくる通信バ
ッファー制御部としてのゲートである。
実行制御を行う主プロセッサ、２は主プロセッサ１から
アクセス可能なメモリ、３はメモリ２の信頼性向上のた
めに用意された主プロセッサ側故障検出部としてのメモ
リパリティ生成／チェック部、４は主プロセッサ１のシ
ステムバスとのインタフェースを容易にするために設け
られたシステムバスインターフェス部、５は主プロセッ
サ1,メモリ2,メモリパリティ生成／チェック部３および
システムバスインタフェース部４を接続するプロセッサ
ローカルバス、６は他のマイクロプロセッサボードとの
通信を行うシステムバス、７はシステムバスインタフェ
ース部４とシステムバス６との接続を入り切りする通信
バッファー、８はシステムバスインタフェース部４への
入出力を制御したり、通信バッファー７の入出力の方向
を切り替えるシステムバスコントロール部、９はマイク
ロプロセッサボード上の故障要因や故障履歴を残すサブ
プロセッサ、10はメモリパリティチェックした時のエラ
ー信号、11はサブプロセッサ９が出力する通信バッファ
ー７に対する入出力許可信号、12はサブプロセッサ９に
供給するクロックの異常を検出するサブプロセッサ側故
障検出部としてのクロックロス検出部、13はクロックロ
ス検出部12で検出されたエラー信号、14はサブプロセッ
サ９から出力される入出力許可信号11とクロックロス検
出部12で検出されたエラー信号13とから、通信バッファ
ー７のアウトプットコントロール信号15をつくる通信バ
ッファー制御部としてのゲートである。
次に動作について説明する。ここで、主プロセッサ１
がメモリ２を正常に読み出す時の動作は、従来例と同じ
であるので、その重複する説明は省略する。そこで、ま
ず、メモリ２を読み出した時の動作を以下に述べる。メ
モリパリティ生成／チェック部３からのエラー信号10が
サブプロセッサ９で認識されると、サブプロセッサ９は
入出力許可信号11を無効にして通信バッファー７の出力
を切ろうとするが、ゲート14により、サブプロセッサ９
のクロックロス信号としてのエラー信号13が無効なの
で、通信バッファー７の出力は切れずに、他のマイクロ
プロセッサボードからこの時のエラー情報をシステムバ
ス６を経由して読み出すことができる。さらに、この
時、サブプロセッサ９に供給されているクロックが停止
したとき、エラー信号13が有効となるので、ゲート14が
動作し、通信バッファー７のアウトプットコントロール
信号15を無効とし、システムバス６からこの主プロセッ
サ１およびサブプロセッサ９を有する当該マイクロプロ
セッサボードが切り放される。
がメモリ２を正常に読み出す時の動作は、従来例と同じ
であるので、その重複する説明は省略する。そこで、ま
ず、メモリ２を読み出した時の動作を以下に述べる。メ
モリパリティ生成／チェック部３からのエラー信号10が
サブプロセッサ９で認識されると、サブプロセッサ９は
入出力許可信号11を無効にして通信バッファー７の出力
を切ろうとするが、ゲート14により、サブプロセッサ９
のクロックロス信号としてのエラー信号13が無効なの
で、通信バッファー７の出力は切れずに、他のマイクロ
プロセッサボードからこの時のエラー情報をシステムバ
ス６を経由して読み出すことができる。さらに、この
時、サブプロセッサ９に供給されているクロックが停止
したとき、エラー信号13が有効となるので、ゲート14が
動作し、通信バッファー７のアウトプットコントロール
信号15を無効とし、システムバス６からこの主プロセッ
サ１およびサブプロセッサ９を有する当該マイクロプロ
セッサボードが切り放される。
なお、上記実施例ではサブプロセッサ９の周辺ハード
ウェアの故障としてクロックロスを用いて説明したが、
クロックロス検出部12は、第２図に示すようにサブプロ
セッサ９のウォッチドッグ検出部16としてもよく、上記
実施例と同様の効果を奏する。
ウェアの故障としてクロックロスを用いて説明したが、
クロックロス検出部12は、第２図に示すようにサブプロ
セッサ９のウォッチドッグ検出部16としてもよく、上記
実施例と同様の効果を奏する。
以上のように、この発明によればサブプロセッサの周
辺ハードウェアの故障を検出し、主プロセッサ周辺のハ
ードウェアが同時に故障した時にのみ、これらの各プロ
セッサを有するマイクロプロセッサボードとシステムバ
スとの通信を切り放すように構成したので、主プロセッ
サの周辺ハードウェアに故障が発生しても、他のマイク
ロプロセッサボードからそのエラー情報を読み出すこと
ができ、そのエラー情報の解析を行うなどしてマルチプ
ロセッサシステムの信頼性を高めることができるととも
に、上記サブプロセッサと主プロセッサの周辺ハードウ
ェアで同時に故障が発生した場合にのみ、システムバス
との通信を切断するので、これらの各プロセッサを有す
るマイクロプロセッサボードの重故障時に、他カードに
及ぼす悪影響を防ぐことができるものが得られる効果が
ある。
辺ハードウェアの故障を検出し、主プロセッサ周辺のハ
ードウェアが同時に故障した時にのみ、これらの各プロ
セッサを有するマイクロプロセッサボードとシステムバ
スとの通信を切り放すように構成したので、主プロセッ
サの周辺ハードウェアに故障が発生しても、他のマイク
ロプロセッサボードからそのエラー情報を読み出すこと
ができ、そのエラー情報の解析を行うなどしてマルチプ
ロセッサシステムの信頼性を高めることができるととも
に、上記サブプロセッサと主プロセッサの周辺ハードウ
ェアで同時に故障が発生した場合にのみ、システムバス
との通信を切断するので、これらの各プロセッサを有す
るマイクロプロセッサボードの重故障時に、他カードに
及ぼす悪影響を防ぐことができるものが得られる効果が
ある。
第１図はこの発明の一実施例によるマルチプロセッサシ
ステムを示すブロック接続図、第２図はこの発明の他の
実施例を示すマルチプロセッサシステムのブロック接続
図、第３図は従来のマルチプロセッサシステムを示すブ
ロック接続図である。 １は主プロセッサ、３は主プロセッサ側故障検出部（メ
モリパリティ生成／チェック部）、４はシステムバスイ
ンタフェース部、６はシステムバス、７は通信バッファ
ー、９はサブプロセッサ、12はサブプロセッサ側故障検
出部（クロックロス検出部）、14は通信バッファー制御
部（ゲート）。 なお、図中、同一符号は同一、または相当部分を示す。
ステムを示すブロック接続図、第２図はこの発明の他の
実施例を示すマルチプロセッサシステムのブロック接続
図、第３図は従来のマルチプロセッサシステムを示すブ
ロック接続図である。 １は主プロセッサ、３は主プロセッサ側故障検出部（メ
モリパリティ生成／チェック部）、４はシステムバスイ
ンタフェース部、６はシステムバス、７は通信バッファ
ー、９はサブプロセッサ、12はサブプロセッサ側故障検
出部（クロックロス検出部）、14は通信バッファー制御
部（ゲート）。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】アプリケーションプログラムの実行制御を
行う主プロセッサと、この主プロセッサをシステムバス
インタフェース部を介してシステムバスに接続し、また
は接続解除する通信バッファーと、上記主プロセッサ周
辺のハードウェアの故障を検出する主プロセッサ側故障
検出部と、上記主プロセッサ，通信バッファーなどを搭
載するマイクロプロセッサボード上の故障原因や故障履
歴を残し、上記システムバスを介して他のマイクロプロ
セッサボードに通知を行うサブプロセッサと、このサブ
プロセッサ周辺のハードウェアの故障を検出するサブプ
ロセッサ側故障検出部と、上記主プロセッサ周辺および
サブプロセッサ周辺のハードウェアの各故障が同時に発
生したときにのみ、上記通信バッファーによって上記マ
イクロプロセッサボードを上記システムバスから切り離
す通信バッファー制御部とを備えたマルチプロセッサシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271359A JP2583617B2 (ja) | 1989-10-18 | 1989-10-18 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271359A JP2583617B2 (ja) | 1989-10-18 | 1989-10-18 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03131956A JPH03131956A (ja) | 1991-06-05 |
| JP2583617B2 true JP2583617B2 (ja) | 1997-02-19 |
Family
ID=17498974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271359A Expired - Fee Related JP2583617B2 (ja) | 1989-10-18 | 1989-10-18 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583617B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3206665B2 (ja) * | 1991-07-04 | 2001-09-10 | 三菱電機株式会社 | 計算機システム |
-
1989
- 1989-10-18 JP JP1271359A patent/JP2583617B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03131956A (ja) | 1991-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100610152B1 (ko) | 다중 시스템 프로세서간의 전환 방법 | |
| KR100610153B1 (ko) | 다중 시스템 호스트간의 전환 방법 | |
| EP0056060B1 (en) | Data processing system | |
| EP0868692B1 (en) | Processor independent error checking arrangement | |
| US5987585A (en) | One-chip microprocessor with error detection on the chip | |
| US5742851A (en) | Information processing system having function to detect fault in external bus | |
| JPS6280733A (ja) | 情報処理装置 | |
| JP2583617B2 (ja) | マルチプロセッサシステム | |
| JPH02132528A (ja) | 二重化処理装置におけるチェック方法 | |
| KR100238174B1 (ko) | 병렬 프로세서 시스템 | |
| KR19990057809A (ko) | 오류 방지 시스템 | |
| EP0382234B1 (en) | Microprocessor having improved functional redundancy monitor mode arrangement | |
| JPH0430245A (ja) | マルチプロセッサ制御方式 | |
| JPH05265790A (ja) | マイクロプロセッサ装置 | |
| JPS6321217B2 (ja) | ||
| JPH03222020A (ja) | マルチマイクロプロセッサシステムのリセット方式 | |
| JP3340284B2 (ja) | 冗長システム | |
| JP2720580B2 (ja) | フォールト・トレラント・コンピュータ | |
| JP2922981B2 (ja) | タスクの実行継続方法 | |
| JPH0581059A (ja) | マルチプロセツサシステム | |
| JPH03228189A (ja) | マイクロプロセッサ | |
| JPS6245573B2 (ja) | ||
| JPH0498326A (ja) | マイクロプロセッサ | |
| JPH0469747A (ja) | 演算処理装置 | |
| JPH06259269A (ja) | マルチプロセッサの診断回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |