JPH03131956A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH03131956A JPH03131956A JP1271359A JP27135989A JPH03131956A JP H03131956 A JPH03131956 A JP H03131956A JP 1271359 A JP1271359 A JP 1271359A JP 27135989 A JP27135989 A JP 27135989A JP H03131956 A JPH03131956 A JP H03131956A
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- Japan
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- system bus
- main processor
- processor
- subprocessor
- communication buffer
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- 238000001514 detection method Methods 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- MEFOUWRMVYJCQC-UHFFFAOYSA-N rimsulfuron Chemical compound CCS(=O)(=O)C1=CC=CN=C1S(=O)(=O)NC(=O)NC1=NC(OC)=CC(OC)=N1 MEFOUWRMVYJCQC-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主プロセッサおよびサブプロセッサの故障
処理を実行するマルチプロセッサシステムに関するもの
である。
処理を実行するマルチプロセッサシステムに関するもの
である。
第３図は従来のマルチプロセッサシステムを示すブロッ
ク接続図であり、図において、１はアプリケーションプ
ログラムの実行制御を行う主プロセッサ、２は主プロセ
ッサ１からアクセス可能なメモリ、３はメモリ２の信頼
性向上のために用意された主プロセッサ側故障検出部と
してのメモリパリティ生成／チエツク部、４は主プロセ
ッサ１のシステムバスとのインタフェースを容易にする
ために設けられたシステムバスインタフェース部。
ク接続図であり、図において、１はアプリケーションプ
ログラムの実行制御を行う主プロセッサ、２は主プロセ
ッサ１からアクセス可能なメモリ、３はメモリ２の信頼
性向上のために用意された主プロセッサ側故障検出部と
してのメモリパリティ生成／チエツク部、４は主プロセ
ッサ１のシステムバスとのインタフェースを容易にする
ために設けられたシステムバスインタフェース部。
５は主プロセッサ１．メモリ２．メモリパリティ生成／
チエツク部３およびシステムバスインタフェース部４を
接続するプロセッサローカルバス、６は他のマイクロプ
ロセッサボードとの通信を行うシステムバス、７はシス
テムバスインタフェース部４とシステムバス６との接続
を入り切りする通信バッファー、８はシステムバスイン
タフェース部４への入出力を制御したり、通信バッファ
ー７の入出力の方向を切り替えるシステムバスコントロ
ール部、９はマイクロプロセッサボード上の故障要因や
故障履歴を残すサブプロセッサ、１０はメモリパリティ
チエツクした時のエラー信号。
チエツク部３およびシステムバスインタフェース部４を
接続するプロセッサローカルバス、６は他のマイクロプ
ロセッサボードとの通信を行うシステムバス、７はシス
テムバスインタフェース部４とシステムバス６との接続
を入り切りする通信バッファー、８はシステムバスイン
タフェース部４への入出力を制御したり、通信バッファ
ー７の入出力の方向を切り替えるシステムバスコントロ
ール部、９はマイクロプロセッサボード上の故障要因や
故障履歴を残すサブプロセッサ、１０はメモリパリティ
チエツクした時のエラー信号。
１１はサブプロセッサ９が出力する通信バッファー７に
対する入出力許可信号である。
対する入出力許可信号である。
次に動作について説明する。まず、主プロセッサ１がメ
モリ２を読み出す時、メモリパリティ生成／チエツク部
３はこのメモリ２にライトされたデータが正しく読み出
されたかどうかをチエツクし、その結果を、エラー信号
１０を無効または有効にすることによって、サブプロセ
ッサ９に出力する。メモリパリティチエツクの結果が正
しければ、サブプロセッサ９は通信バッファー７への入
出力許可信号１１を有効とする。また、主プロセッサ１
がシステムバス６をアクセスする時、システムバスコン
トロール部８とシステムバスインタフェース部４が動作
し、通信バッファー７を介してシステムバス６をアクセ
スする。
モリ２を読み出す時、メモリパリティ生成／チエツク部
３はこのメモリ２にライトされたデータが正しく読み出
されたかどうかをチエツクし、その結果を、エラー信号
１０を無効または有効にすることによって、サブプロセ
ッサ９に出力する。メモリパリティチエツクの結果が正
しければ、サブプロセッサ９は通信バッファー７への入
出力許可信号１１を有効とする。また、主プロセッサ１
がシステムバス６をアクセスする時、システムバスコン
トロール部８とシステムバスインタフェース部４が動作
し、通信バッファー７を介してシステムバス６をアクセ
スする。
一方、メモリパリティチエツクの結果が不正であれば、
エラー信号１０は有効となり、サブプロセッサ９は通信
バッファー７への入出力許可信号１１を無効とする。従
って、このとき主プロセッサｌがシステムバス６をアク
セスし、システムバスコントロール部８とシステムバス
インタフェース部４が上記正常時と同じように動作して
も、通信バッファー７への許可信号１１が無効となる。
エラー信号１０は有効となり、サブプロセッサ９は通信
バッファー７への入出力許可信号１１を無効とする。従
って、このとき主プロセッサｌがシステムバス６をアク
セスし、システムバスコントロール部８とシステムバス
インタフェース部４が上記正常時と同じように動作して
も、通信バッファー７への許可信号１１が無効となる。
この結果、主プロセッサ１はシステムバス６をアクセス
することができず、他のマイクロプロセッサボードとの
通信は不可能となる。
することができず、他のマイクロプロセッサボードとの
通信は不可能となる。
従来のマルチプロセッサシステムは以上のように構成さ
れているので、サブプロセッサ９の周辺のハードウェア
で故障が発生した場合に、他のマイクロプロセッサボー
ドへの連絡やエラー履歴などの処理がなされないばかり
か、主プロセッサ１側のエラー発生だけでシステムバス
６からの切り放しが行われ、他のマイクロプロセッサボ
ードに主プロセッサ１周辺のハードウェアのエラー履歴
や要因が連絡できず、マルチプロセッサシステムとして
信頼性を欠如するなどの課題があった。
れているので、サブプロセッサ９の周辺のハードウェア
で故障が発生した場合に、他のマイクロプロセッサボー
ドへの連絡やエラー履歴などの処理がなされないばかり
か、主プロセッサ１側のエラー発生だけでシステムバス
６からの切り放しが行われ、他のマイクロプロセッサボ
ードに主プロセッサ１周辺のハードウェアのエラー履歴
や要因が連絡できず、マルチプロセッサシステムとして
信頼性を欠如するなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので、主プロセッサおよびサブプロセッサ双方の周辺
のハードウェアに故障が発生した場合にシステムバスか
らこれらの各プロセッサを切り放し、主プロセッサのハ
ードウェアが故障しただけでは、システムバスとの切り
放しが行われないようにすることができるマルチプロセ
ッサシステムを得ることを目的とする。
もので、主プロセッサおよびサブプロセッサ双方の周辺
のハードウェアに故障が発生した場合にシステムバスか
らこれらの各プロセッサを切り放し、主プロセッサのハ
ードウェアが故障しただけでは、システムバスとの切り
放しが行われないようにすることができるマルチプロセ
ッサシステムを得ることを目的とする。
この発明に係るマルチプロセッサシステムは。
主プロセッサ周辺およびサブプロセッサ周辺のハードウ
ェアの故障を検出する主プロセッサ側故障検出部および
サブプロセッサ側故障検出部をそれぞれ設け、主プロセ
ッサとサブプロセッサの双方の周辺ハードウェアに故障
が同時に発生した場合にのみ、通信バッファーによって
システムバスから、これらの各プロセッサを有するマイ
クロプロセッサボードを切り放すような構成としたもの
である。
ェアの故障を検出する主プロセッサ側故障検出部および
サブプロセッサ側故障検出部をそれぞれ設け、主プロセ
ッサとサブプロセッサの双方の周辺ハードウェアに故障
が同時に発生した場合にのみ、通信バッファーによって
システムバスから、これらの各プロセッサを有するマイ
クロプロセッサボードを切り放すような構成としたもの
である。
この発明におけるマルチプロセッサシステムは。
主プロセッサおよびサブプロセッサ各周辺のハードウェ
アで同時に故障が発生したときにのみ、これらの各プロ
セッサを有するマイクロプロセッサボードとシステムバ
スとの通信を切り放すようにし、これにより主プロセッ
サ周辺のハードウェアで故障が発生しても、他のマイク
ロプロセッサボードからそのエラー情報を読みだすこと
ができるようにし、一方、サブプロセッサおよび主プロ
セッサ周辺のハードウェアで同時に故障が発生した場合
にのみ、システムバスとの通信を切断し、他のマイクロ
プロセッサボードの動作に悪影響を与えないように作用
する。
アで同時に故障が発生したときにのみ、これらの各プロ
セッサを有するマイクロプロセッサボードとシステムバ
スとの通信を切り放すようにし、これにより主プロセッ
サ周辺のハードウェアで故障が発生しても、他のマイク
ロプロセッサボードからそのエラー情報を読みだすこと
ができるようにし、一方、サブプロセッサおよび主プロ
セッサ周辺のハードウェアで同時に故障が発生した場合
にのみ、システムバスとの通信を切断し、他のマイクロ
プロセッサボードの動作に悪影響を与えないように作用
する。
以下、この発明の一実施例を図について説明する。
第１図において、１はアプリケーションプログラムの実
行制御を行う主プロセッサ、２は主プロセッサ１からア
クセス可能なメモリ、３はメモリ２の信頼性向上のため
に用意された主プロセッサ側故障検出部としてのメモリ
パリティ生成／チエツク部、４は主プロセッサ１のシス
テムバスとのインタフェースを容易にするために設けら
れたシステムバスインタフェース部、５は主プロセッサ
１、メモリ２．メモリパリティ生成／チエツク部３およ
びシステムバスインタフェース部４を接続するプロセッ
サローカルバス、６は他のマイクロプロセッサボードと
の通信を行うシステムバス、７はシステムバスインタフ
ェース部４とシステムバス６との接続を入り切りする通
信バッファー８はシステムバスインタフェース部４への
入出力を制御したり、通信バッファー７の入出力の方向
を切り替えるシステムバスコントロール部、９はマイク
ロプロセッサボード上の故障要因や故障履歴を残すサブ
プロセッサ、１０はメモリパリティチエツクした時のエ
ラー信号、１１はサブプロセッサ９が出力する通信バッ
ファー７に対する入出力許可信号、１２はサブプロセッ
サ９に供給するクロックを検出するサブプロセッサ側故
障検出部としてのクロックロス検出部、１３はクロック
ロス検出部１２で検出されたエラー信号、１４はサブプ
ロセッサ９から出力される入出力許可信号１１とクロッ
クロス検出部１２で検出されたエラー信号１３とから、
通信バッファー７のアウトプットコントロール信号１５
をつくる通信バッファー制御部としてのゲートである。
行制御を行う主プロセッサ、２は主プロセッサ１からア
クセス可能なメモリ、３はメモリ２の信頼性向上のため
に用意された主プロセッサ側故障検出部としてのメモリ
パリティ生成／チエツク部、４は主プロセッサ１のシス
テムバスとのインタフェースを容易にするために設けら
れたシステムバスインタフェース部、５は主プロセッサ
１、メモリ２．メモリパリティ生成／チエツク部３およ
びシステムバスインタフェース部４を接続するプロセッ
サローカルバス、６は他のマイクロプロセッサボードと
の通信を行うシステムバス、７はシステムバスインタフ
ェース部４とシステムバス６との接続を入り切りする通
信バッファー８はシステムバスインタフェース部４への
入出力を制御したり、通信バッファー７の入出力の方向
を切り替えるシステムバスコントロール部、９はマイク
ロプロセッサボード上の故障要因や故障履歴を残すサブ
プロセッサ、１０はメモリパリティチエツクした時のエ
ラー信号、１１はサブプロセッサ９が出力する通信バッ
ファー７に対する入出力許可信号、１２はサブプロセッ
サ９に供給するクロックを検出するサブプロセッサ側故
障検出部としてのクロックロス検出部、１３はクロック
ロス検出部１２で検出されたエラー信号、１４はサブプ
ロセッサ９から出力される入出力許可信号１１とクロッ
クロス検出部１２で検出されたエラー信号１３とから、
通信バッファー７のアウトプットコントロール信号１５
をつくる通信バッファー制御部としてのゲートである。
次に動作について説明する。ここで、主プロセッサ１が
メモリ２を正常に読み出す時の動作は、従来例と同じで
あるので、その重複する説明は省略する。そこで、まず
、メモリ２を読み出した時の動作を以下に述べる。メモ
リパリティ生成／チエツク部３からのエラー信号１０が
サブプロセッサ９で認識されると、サブプロセッサ９は
入出力許可信号１１を無効にして通信バッファー７の出
力を切ろうとするが、ゲート１４により、サブプロセッ
サ９のクロックロス信号としてのエラー信号１３が無効
なので１通信バッファー７の出力は切れずに、他のマイ
クロプロセッサボードからこの時のエラー情報をシステ
ムバス６を経由して読み出すことができる。さらに、こ
の時、サブプロセッサ９に供給されているクロックが停
止したとき、エラー信号１３が有効となるので、ゲート
１４が動作し、通信バッファー７のアウトプットコント
ロール信号１５を無効とし、システムバス６からこの主
プロセッサ１およびサブプロセッサ９を有する当該マイ
クロプロセッサボードが切り放される。
メモリ２を正常に読み出す時の動作は、従来例と同じで
あるので、その重複する説明は省略する。そこで、まず
、メモリ２を読み出した時の動作を以下に述べる。メモ
リパリティ生成／チエツク部３からのエラー信号１０が
サブプロセッサ９で認識されると、サブプロセッサ９は
入出力許可信号１１を無効にして通信バッファー７の出
力を切ろうとするが、ゲート１４により、サブプロセッ
サ９のクロックロス信号としてのエラー信号１３が無効
なので１通信バッファー７の出力は切れずに、他のマイ
クロプロセッサボードからこの時のエラー情報をシステ
ムバス６を経由して読み出すことができる。さらに、こ
の時、サブプロセッサ９に供給されているクロックが停
止したとき、エラー信号１３が有効となるので、ゲート
１４が動作し、通信バッファー７のアウトプットコント
ロール信号１５を無効とし、システムバス６からこの主
プロセッサ１およびサブプロセッサ９を有する当該マイ
クロプロセッサボードが切り放される。
なお、上記実施例ではサブプロセッサ９の周辺ハードウ
ェアの故障としてクロックロスを用いて説明したが、タ
ロツクロス検出部１２は、第２図に示すようにサブプロ
セッサ９のウォッチドッグ検出部１６としてもよく、上
記実施例と同様の効果を奏する。
ェアの故障としてクロックロスを用いて説明したが、タ
ロツクロス検出部１２は、第２図に示すようにサブプロ
セッサ９のウォッチドッグ検出部１６としてもよく、上
記実施例と同様の効果を奏する。
以上のように、この発明によればサブプロセッサの周辺
ハードウェアの故障を検出し、主プロセッサ周辺のハー
ドウェアが同時に故障した時にのみ、これらの各プロセ
ッサを有するマイクロプロセッサボードとシステムバス
との通信を切り放すように構成したので、主プロセッサ
の周辺ハードウェアに故障が発生しても、他のマイクロ
プロセッサボードからそのエラー情報を読み出すことが
でき、そのエラー情報の解析を行うなどしてマルチプロ
セッサシステムの信頼性を高めることができるとともに
、上記サブプロセッサと主プロセッサの周辺ハードウェ
アで同時に故障が発生した場合にのみ、システムバスと
の通信を切断するので、これらの各プロセッサを有する
マイクロプロセッサボードの重故障時に、他カードに及
ぼす悪影響を防ぐことができるものが得られる効果があ
る。
ハードウェアの故障を検出し、主プロセッサ周辺のハー
ドウェアが同時に故障した時にのみ、これらの各プロセ
ッサを有するマイクロプロセッサボードとシステムバス
との通信を切り放すように構成したので、主プロセッサ
の周辺ハードウェアに故障が発生しても、他のマイクロ
プロセッサボードからそのエラー情報を読み出すことが
でき、そのエラー情報の解析を行うなどしてマルチプロ
セッサシステムの信頼性を高めることができるとともに
、上記サブプロセッサと主プロセッサの周辺ハードウェ
アで同時に故障が発生した場合にのみ、システムバスと
の通信を切断するので、これらの各プロセッサを有する
マイクロプロセッサボードの重故障時に、他カードに及
ぼす悪影響を防ぐことができるものが得られる効果があ
る。
第１図はこの発明の一実施例によるマルチプロセッサシ
ステムを示すブロック接続図５第２図はこの発明の他の
実施例を示すマルチプロセッサシステムのブロック接続
図、第３図は従来のマルチプロセッサシステムを示すブ
ロック接続図である。 １は主プロセッサ、３は主プロセッサ側故障検出部（メ
モリパリティ生成／チエツク部）、４はシステムバスイ
ンタフェース部、６はシステムパス、７は通信バッファ
ー、９はサブプロセッサ、１２はサブプロセッサ側故障
検出部（クロックロス検出部）、１４は通信バッファー
制御部（ゲート）。 なお、図中、同一符号は同一、または相当部分を示す。 特 許 出 願 人 三菱電機株式会社第 図 第 図 （′ノオ７ナド１．）′七症土台す
ステムを示すブロック接続図５第２図はこの発明の他の
実施例を示すマルチプロセッサシステムのブロック接続
図、第３図は従来のマルチプロセッサシステムを示すブ
ロック接続図である。 １は主プロセッサ、３は主プロセッサ側故障検出部（メ
モリパリティ生成／チエツク部）、４はシステムバスイ
ンタフェース部、６はシステムパス、７は通信バッファ
ー、９はサブプロセッサ、１２はサブプロセッサ側故障
検出部（クロックロス検出部）、１４は通信バッファー
制御部（ゲート）。 なお、図中、同一符号は同一、または相当部分を示す。 特 許 出 願 人 三菱電機株式会社第 図 第 図 （′ノオ７ナド１．）′七症土台す
Claims (1)
- アプリケーションプログラムの実行制御を行う主プロセ
ッサと、この主プロセッサをシステムバスインタフェー
ス部を介してシステムバスに接続し、または接続解除す
る通信バッファーと、上記主プロセッサ周辺のハードウ
ェアの故障を検出する主プロセッサ側故障検出部と、上
記主プロセッサ、通信バッファーなどを搭載するマイク
ロプロセッサボード上の故障原因や故障履歴を残し、上
記システムバスを介して他のマイクロプロセッサボード
に通知を行うサブプロセッサと、このサブプロセッサ周
辺のハードウェアの故障を検出するサブプロセッサ側故
障検出部と、上記主プロセッサ周辺およびサブプロセッ
サ周辺のハードウェアの各故障が同時に発生したときに
のみ、上記通信バッファーによって上記マイクロプロセ
ッサボードを上記システムバスから切り離す通信バッフ
ァー制御部とを備えたマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271359A JP2583617B2 (ja) | 1989-10-18 | 1989-10-18 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271359A JP2583617B2 (ja) | 1989-10-18 | 1989-10-18 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03131956A true JPH03131956A (ja) | 1991-06-05 |
| JP2583617B2 JP2583617B2 (ja) | 1997-02-19 |
Family
ID=17498974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271359A Expired - Fee Related JP2583617B2 (ja) | 1989-10-18 | 1989-10-18 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583617B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512236A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 計算機システム |
-
1989
- 1989-10-18 JP JP1271359A patent/JP2583617B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512236A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 計算機システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2583617B2 (ja) | 1997-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |