JPS61288232A - 出力命令制御方式 - Google Patents
出力命令制御方式Info
- Publication number
- JPS61288232A JPS61288232A JP13100585A JP13100585A JPS61288232A JP S61288232 A JPS61288232 A JP S61288232A JP 13100585 A JP13100585 A JP 13100585A JP 13100585 A JP13100585 A JP 13100585A JP S61288232 A JPS61288232 A JP S61288232A
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- Japan
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- instruction
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- output
- register
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数の割込レベルを有する情報処理装置におい
て演算装置から周辺装置に対して行う出力命令の制御方
式に関し、特に出力命令に対する周辺装置からの応答を
待つことなく次のステップの命令の実行を可能とし高速
な処理を実現する出力命令制御方式に関する。
て演算装置から周辺装置に対して行う出力命令の制御方
式に関し、特に出力命令に対する周辺装置からの応答を
待つことなく次のステップの命令の実行を可能とし高速
な処理を実現する出力命令制御方式に関する。
［従来の技術］
従来の出力命令の制御方式にあっては、プロセッサから
周辺装置へ出力命令を出すと、周辺装置からの応答信号
を待って、次のステップの命令の実行を行うようになっ
ている。従って出力命令の実行時間は周辺装置の応答時
間に従うこととなり、処理速度の遅い周辺装置によって
プロセッサの処理が拘束されるため、プロセッサが高速
処理可能であっても、多くのマシンサイクルを無駄に費
やすことになる。
周辺装置へ出力命令を出すと、周辺装置からの応答信号
を待って、次のステップの命令の実行を行うようになっ
ている。従って出力命令の実行時間は周辺装置の応答時
間に従うこととなり、処理速度の遅い周辺装置によって
プロセッサの処理が拘束されるため、プロセッサが高速
処理可能であっても、多くのマシンサイクルを無駄に費
やすことになる。
［発明が解決しようとする問題点１
周辺装置に対する入出力命令のうち、入力命令は周辺装
置からの入力データを必要とするので、周辺装置の動作
に依存せざるを得ないが、出力命令については、周辺装
置に対しデータを出力すれば、周辺装置側で必要な処理
を行うのであるから 、プロセッサ側では本来周辺装置
からの応答を晴つ必要はなく、次のステップの命令の処
理に進むことが可能である。しかしながら、周辺装置か
らの応答を待つことなく次の処理に進んでしまうと、該
出力命令が正常に処理されなかった場合のエラー処理に
困難を生ずる。即ち、エラー処理のための割り込みが生
じたときには、エラーを起した命令よりも先のステップ
の命令を実行していることになり、どのアドレスの命令
でエラーが発生したのかが不明となるという問題がある
。
置からの入力データを必要とするので、周辺装置の動作
に依存せざるを得ないが、出力命令については、周辺装
置に対しデータを出力すれば、周辺装置側で必要な処理
を行うのであるから 、プロセッサ側では本来周辺装置
からの応答を晴つ必要はなく、次のステップの命令の処
理に進むことが可能である。しかしながら、周辺装置か
らの応答を待つことなく次の処理に進んでしまうと、該
出力命令が正常に処理されなかった場合のエラー処理に
困難を生ずる。即ち、エラー処理のための割り込みが生
じたときには、エラーを起した命令よりも先のステップ
の命令を実行していることになり、どのアドレスの命令
でエラーが発生したのかが不明となるという問題がある
。
また、従来の出力命令の制御方式にあっては、出力命令
が異常終了となり、上位割込みレベルでのエラー処理が
行われ、前記出力命令の実行レベルに復帰する場合には
、該復帰アドレスは割込みが発生した命令の次の命令の
アドレスとなっており、前記出力命令の再試行が簡単に
行えないという問題点があった。
が異常終了となり、上位割込みレベルでのエラー処理が
行われ、前記出力命令の実行レベルに復帰する場合には
、該復帰アドレスは割込みが発生した命令の次の命令の
アドレスとなっており、前記出力命令の再試行が簡単に
行えないという問題点があった。
［問題点を解決するための手段］
上記問題点を解決するための手段は、第１に複数の割込
みレベルを有する情報処理装置において、演算装置が周
辺装置に対して行う出力命令のアドレスを保持するレジ
スタと該出力命令の実行結果を示すデータを保持するレ
ジスタを備え、前記演算装置は出力命令を発出する際に
該出力命令のアドレスを前記出力命令のアドレスを保持
するレジスタに格納しておいて、該出力命令に続くステ
ップの命令を順次実行すると共に該出力命令の実行結果
のステータスを前記出力命令の実行結果を示すデータを
保持するレジスタに格納し、該ステータスが異常終了を
示したときには、１位割込レベルのエラー処理プログラ
ムが前記出力命令のアドレスを保持するレジスタをアク
セスしてエラー処理を行うことを特徴とする出力命令制
御方式であり、第２に上記構成に加え、入力命令及び出
力命令に関するエラ「処理後の復帰アドレスを該入出力
命令のアドレスとするか又は割込みが発生したとき実行
していた命令の次の命令のアドレスとするかを選択可能
とする構成にしたことを特徴とするものである。
みレベルを有する情報処理装置において、演算装置が周
辺装置に対して行う出力命令のアドレスを保持するレジ
スタと該出力命令の実行結果を示すデータを保持するレ
ジスタを備え、前記演算装置は出力命令を発出する際に
該出力命令のアドレスを前記出力命令のアドレスを保持
するレジスタに格納しておいて、該出力命令に続くステ
ップの命令を順次実行すると共に該出力命令の実行結果
のステータスを前記出力命令の実行結果を示すデータを
保持するレジスタに格納し、該ステータスが異常終了を
示したときには、１位割込レベルのエラー処理プログラ
ムが前記出力命令のアドレスを保持するレジスタをアク
セスしてエラー処理を行うことを特徴とする出力命令制
御方式であり、第２に上記構成に加え、入力命令及び出
力命令に関するエラ「処理後の復帰アドレスを該入出力
命令のアドレスとするか又は割込みが発生したとき実行
していた命令の次の命令のアドレスとするかを選択可能
とする構成にしたことを特徴とするものである。
［実 施 例コ
本発明の実施例を図面に従って説明する。
第１図は特許請求の範囲（１）項及び（２）項の発明の
実施例を示すブロック図、第２図は第１図の実施例のタ
イムチャートである。
実施例を示すブロック図、第２図は第１図の実施例のタ
イムチャートである。
第１図中１はプログラムを格納した主記憶部であり、命
令アドレスレジスタ２が歩進回路３により次々と更新さ
れ主記憶部１中の命令が順次読み出され命令レジスタ４
に格納される。該命令は命令デコード回路５によってデ
コードされデコードされた命令の種類に従って命令シー
ケンス制御回路６が各シーケンスを制御する。いｔ命令
が周辺装置に対する出力命令（ｏｕｔ命令）で馬ると該
命令の主記憶部１上のアドレスがラギングアドレスレジ
スタ７に格納され、周辺装置に対するアドレス情報及び
データ情報が汎用演算レジスタ８を通じＩ１０命令アド
レスレジスタ９、Ｉ１０命令データレジスタ１０にそれ
ぞれセットされ、一定のタイミングで周辺装置に送られ
る。通常一定時間後に周辺装置から該出力命令の終了信
号が返されるが、該終了信号を待つことなく順次次の命
令が命令アドレスレジスタ２にセットされてデユードさ
れ実行される。この間に周辺装置からの終了信号がＩ１
０命令終了レジスタ１１にセットされた場合にはその肱
まプログラムの実行を継続する。該終了信号の有無は時
間監視回路１２によって監視されており、出力命令シー
ケンスが開始し一定時間内に該終了信号がないときには
これをタイムアウト信号によって命令シーケンス制＃回
路６に通知しその時の命令シーケンスを終了させる。同
時に該タイムアウト信号によりレベル切換制御回路１３
は割り込みを発生せしめ、高位レベルのエラー処理プロ
グラムに制御を引き渡す。
令アドレスレジスタ２が歩進回路３により次々と更新さ
れ主記憶部１中の命令が順次読み出され命令レジスタ４
に格納される。該命令は命令デコード回路５によってデ
コードされデコードされた命令の種類に従って命令シー
ケンス制御回路６が各シーケンスを制御する。いｔ命令
が周辺装置に対する出力命令（ｏｕｔ命令）で馬ると該
命令の主記憶部１上のアドレスがラギングアドレスレジ
スタ７に格納され、周辺装置に対するアドレス情報及び
データ情報が汎用演算レジスタ８を通じＩ１０命令アド
レスレジスタ９、Ｉ１０命令データレジスタ１０にそれ
ぞれセットされ、一定のタイミングで周辺装置に送られ
る。通常一定時間後に周辺装置から該出力命令の終了信
号が返されるが、該終了信号を待つことなく順次次の命
令が命令アドレスレジスタ２にセットされてデユードさ
れ実行される。この間に周辺装置からの終了信号がＩ１
０命令終了レジスタ１１にセットされた場合にはその肱
まプログラムの実行を継続する。該終了信号の有無は時
間監視回路１２によって監視されており、出力命令シー
ケンスが開始し一定時間内に該終了信号がないときには
これをタイムアウト信号によって命令シーケンス制＃回
路６に通知しその時の命令シーケンスを終了させる。同
時に該タイムアウト信号によりレベル切換制御回路１３
は割り込みを発生せしめ、高位レベルのエラー処理プロ
グラムに制御を引き渡す。
エラー処理プログラムはラギングアドレスレジスタ７の
格納データによって出力命令のアドレスを知り、必要な
エラー処理を行う。なお、第１図中の１５は書込みデー
タレジスタ、１６はＡＬＵを表している。
格納データによって出力命令のアドレスを知り、必要な
エラー処理を行う。なお、第１図中の１５は書込みデー
タレジスタ、１６はＡＬＵを表している。
第１図中に示したレジスタ１４は特許請求の範囲（２）
項の場合に対応するものであって、このレジスタ１４に
制御プログラムが、復帰アドレスを、当該出力命令のア
ドレスとするか、または割り込みが９発生したとき実行
していた命令の次のステップの命令のアドレスとするか
を指示する情報（１ビツトで可）をセットすることによ
り、レベル切換制御回路１３が、これを受けて、該当す
るプログラムに制御を渡すべく、然るべきレベルの割り
込みを発生する。 ４ｒ１トの制器Ｌ７上りＴラー机
理１会の正常詳了しなかった出力命令の再試行に必要な
該出力命令のアドレスを容易に確保できる。
項の場合に対応するものであって、このレジスタ１４に
制御プログラムが、復帰アドレスを、当該出力命令のア
ドレスとするか、または割り込みが９発生したとき実行
していた命令の次のステップの命令のアドレスとするか
を指示する情報（１ビツトで可）をセットすることによ
り、レベル切換制御回路１３が、これを受けて、該当す
るプログラムに制御を渡すべく、然るべきレベルの割り
込みを発生する。 ４ｒ１トの制器Ｌ７上りＴラー机
理１会の正常詳了しなかった出力命令の再試行に必要な
該出力命令のアドレスを容易に確保できる。
また上述の後者の機能を有せしめることにより、出力命
令が、正常に終了した場合と異常終了した場合のその後
の処理の切換を円滑に行うことができる。
令が、正常に終了した場合と異常終了した場合のその後
の処理の切換を円滑に行うことができる。
［発明の効果］
以上説明したように本発明の方式によれば情報処理装置
における出力命令の実行に際し、周辺装置からの応答を
待つことなく、次の命令の実行に移行できるから、処理
速度の一高速化が期待できると共に、以前に発出した出
力命令が何らかの理由で異常終了した場合、該出力命令
のアドレスが確保されているので、その再試行が容易に
行えるから効果は大である。
における出力命令の実行に際し、周辺装置からの応答を
待つことなく、次の命令の実行に移行できるから、処理
速度の一高速化が期待できると共に、以前に発出した出
力命令が何らかの理由で異常終了した場合、該出力命令
のアドレスが確保されているので、その再試行が容易に
行えるから効果は大である。
第１図は本発明の１実施例のブロック図、第２図はタイ
ムチャートである。 １・・・主記憶部、２・・・命令アドレスレジスタ、３
・・・歩進回路、４・・・命令レジスタ、５・・・命令
デコード回路、６・・・命令シーケンス制御回路、７・
・・命令アドレスラギングアドレスレジスタ、８・・・
汎用演算レジスタ、９・・・Ｉ１０命令アドレスレジス
タ、１０・・・Ｉ１０命令データレジスタ、１１・・・
Ｉ１０命令終了レジスタ、１２・・・時間監視回路、１
３・・・レベル切換制御回路、１４・・・レジスタ、１
５・・・書込みデータレジスタ、１６・・・ＡＬＵ
ムチャートである。 １・・・主記憶部、２・・・命令アドレスレジスタ、３
・・・歩進回路、４・・・命令レジスタ、５・・・命令
デコード回路、６・・・命令シーケンス制御回路、７・
・・命令アドレスラギングアドレスレジスタ、８・・・
汎用演算レジスタ、９・・・Ｉ１０命令アドレスレジス
タ、１０・・・Ｉ１０命令データレジスタ、１１・・・
Ｉ１０命令終了レジスタ、１２・・・時間監視回路、１
３・・・レベル切換制御回路、１４・・・レジスタ、１
５・・・書込みデータレジスタ、１６・・・ＡＬＵ
Claims (2)
- （１）複数の割込みレベルを有する情報処理装置におい
て、演算装置が周辺装置に対して 行う出力命令のアドレスを保持するレジス タと該出力命令の実行結果を示すデータを 保持するレジスタを備え、前記演算装置は 出力命令を発出する際に該出力命令が格納 されているアドレスを前記出力命令のアド レスを保持するレジスタに格納しておいて、該出力命令
に続くステップの命令を順次実 行すると共に該出力命令の実行結果のステ ータスを、前記出力命令の実行結果を示す データを保持するレジスタに格納し、該ス テータスが異常終了を示したときには、上 位割込レベルのエラー処理プログラムが前 記出力命令のアドレスを保持するレジスタ をアクセスしてエラー処理を行うことを特 徴とする出力命令制御方式。 - （２）複数の割込みレベルを有する情報処理装置におい
て、演算装置が周辺装置に対して 行う入力命令及び出力命令のアドレスを保 持するレジスタと該入出力命令の実行結果 を示すデータを保持するレジスタと復帰ア ドレス切換手段を備え、前記演算装置は入 出力命令を発出する際に該入出力命令が格 納されているアドレスを前記入出力命令の アドレスを保持するレジスタに格納してお いて、該入出力命令に続くステップの命令 を順次実行すると共に該入出力命令の実行 結果のステータスを前記入出力命令の実行 結果を示すデータを保持するレジスタに格 納し、該ステータスが異常終了を示したと きには、上位割込レベルのエラー処理制御 手段が前記入出力命令のアドレスを保持す るレジスタをアクセスしてエラー処理を行 い、該エラー処理終了後、制御プログラム の指示により前記復帰アドレス切換手段を 用いて前記出力命令の格納アドレスを復帰 アドレスとするか又は割り込みが発生した とき実行していた命令の次のステップの命 令の格納アドレスを復帰アドレスとするか を切り換えることを特徴とする入出力命令 制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100585A JPS61288232A (ja) | 1985-06-17 | 1985-06-17 | 出力命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100585A JPS61288232A (ja) | 1985-06-17 | 1985-06-17 | 出力命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288232A true JPS61288232A (ja) | 1986-12-18 |
Family
ID=15047730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13100585A Pending JPS61288232A (ja) | 1985-06-17 | 1985-06-17 | 出力命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288232A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0431949A2 (en) * | 1989-12-08 | 1991-06-12 | International Business Machines Corporation | Data processing system with channel control means |
| WO1992006057A1 (fr) * | 1990-10-03 | 1992-04-16 | Fujitsu Limited | Systeme servant a commander l'emission d'instructions d'entree/sortie dans un systeme de traitement de donnees |
-
1985
- 1985-06-17 JP JP13100585A patent/JPS61288232A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0431949A2 (en) * | 1989-12-08 | 1991-06-12 | International Business Machines Corporation | Data processing system with channel control means |
| WO1992006057A1 (fr) * | 1990-10-03 | 1992-04-16 | Fujitsu Limited | Systeme servant a commander l'emission d'instructions d'entree/sortie dans un systeme de traitement de donnees |
| US5363488A (en) * | 1990-10-03 | 1994-11-08 | Fujitsu Limited | Input/output command issuing control system in data processing system |
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