JPH02113363A - マルチプロセッサシステムにおけるタイムスライス制御方式 - Google Patents
マルチプロセッサシステムにおけるタイムスライス制御方式Info
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- JPH02113363A JPH02113363A JP26763288A JP26763288A JPH02113363A JP H02113363 A JPH02113363 A JP H02113363A JP 26763288 A JP26763288 A JP 26763288A JP 26763288 A JP26763288 A JP 26763288A JP H02113363 A JPH02113363 A JP H02113363A
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- processing unit
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- 238000000034 method Methods 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は情報処理装置におけるタイムスライス制御方式
に関し、特にマルチプロセッサシステムにおけるタイム
スライス制御方式に関する。
に関し、特にマルチプロセッサシステムにおけるタイム
スライス制御方式に関する。
従来、この種のタイムスライス制御方式では、各々の処
理単位（例えばプロセス）毎に１つのタイムスライスイ
ンターバル値を付与し、マルチプロセッサシステムを構
成する複数のプロセッサの何れかのプロセッサでその処
理単位を実行する際、その処理単位に付与した前記タイ
ムスライスインターバル値を使用してタイムスライス制
御を行っている。
理単位（例えばプロセス）毎に１つのタイムスライスイ
ンターバル値を付与し、マルチプロセッサシステムを構
成する複数のプロセッサの何れかのプロセッサでその処
理単位を実行する際、その処理単位に付与した前記タイ
ムスライスインターバル値を使用してタイムスライス制
御を行っている。
上述した従来のタイムスライス制御方式では、処理単位
毎に１つのタイムスライスインターバル値しか設定でき
ないため、処理単位が実行されるプロセンサ毎に異なっ
たタイムスライスインターバル値でタイムスライス制御
を行うといったことができなかった。
毎に１つのタイムスライスインターバル値しか設定でき
ないため、処理単位が実行されるプロセンサ毎に異なっ
たタイムスライスインターバル値でタイムスライス制御
を行うといったことができなかった。
そこで本発明の目的は、処理単位が実行されるプロセッ
サ毎に異なったタイムスライスインターパル値でタイム
スライス制御を行うことができるマルチプロセッサシス
テムのタイムスライス制御方式を提供することにある。
サ毎に異なったタイムスライスインターパル値でタイム
スライス制御を行うことができるマルチプロセッサシス
テムのタイムスライス制御方式を提供することにある。
本発明は上記の目的を達成するために、マルチプロセッ
サシステムを構成する複数のプロセッサ上で複数の処理
単位をタイムスライス方式で実行制御するタイムスライ
ス制御方式において、各プロセス毎のタイムスライスイ
ンターバル値を記憶する記憶域を設け、処理単位のタイ
ムスライス制御を、前記記憶域に記憶された複数のタイ
ムスライスインターバル値の内のその処理単位が実行さ
れるプロセッサに対応するタイムスライスインターバル
値を使用して行うように構成される。
サシステムを構成する複数のプロセッサ上で複数の処理
単位をタイムスライス方式で実行制御するタイムスライ
ス制御方式において、各プロセス毎のタイムスライスイ
ンターバル値を記憶する記憶域を設け、処理単位のタイ
ムスライス制御を、前記記憶域に記憶された複数のタイ
ムスライスインターバル値の内のその処理単位が実行さ
れるプロセッサに対応するタイムスライスインターバル
値を使用して行うように構成される。
本発明のマルチプロセッサシステムのタイムスライス制
御方式においては、各プロセッサ毎のタイムスライスイ
ンターバル値を記憶する記憶域が設けられており、各処
理単位はそれが実行されるプロセンサに対応するタイム
スライスインターバル値を使用してタイムスライス制御
される。
御方式においては、各プロセッサ毎のタイムスライスイ
ンターバル値を記憶する記憶域が設けられており、各処
理単位はそれが実行されるプロセンサに対応するタイム
スライスインターバル値を使用してタイムスライス制御
される。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明を適用したマルチプロセッサシステムの
一例を示す要部ブロック図であり、１は汎用プロセッサ
等の第１のプロセッサ、２は科学技術演算等を高速に実
行し得るベクトル処理プロセッサ等の第２のプロセッサ
、３は第１のプロセッサ１および第２のプロセッサ２か
らアクセス可能な主記憶装置である。第１のプロセッサ
１および第２のプロセッサ２には、それぞれ設定された
タイムスライスインターバル値に相当する時間だけ経過
すると割り込みを発生するタイムスライス制御用のイン
ターバルタイマ１０．２０が設けられている。
一例を示す要部ブロック図であり、１は汎用プロセッサ
等の第１のプロセッサ、２は科学技術演算等を高速に実
行し得るベクトル処理プロセッサ等の第２のプロセッサ
、３は第１のプロセッサ１および第２のプロセッサ２か
らアクセス可能な主記憶装置である。第１のプロセッサ
１および第２のプロセッサ２には、それぞれ設定された
タイムスライスインターバル値に相当する時間だけ経過
すると割り込みを発生するタイムスライス制御用のイン
ターバルタイマ１０．２０が設けられている。
また、主記憶装置３上の３０はＯ３（オペレーティング
システム）、３１はシステムテーブル、３２は第１のプ
ロセッサ１の空きを待っている実行可能状態にある処理
単位の待ち行列、３３は第２のプロセッサ２の空きを待
っている実行可能状態にある処理単位の待ち行列である
０図示の状態では、待ち行列３２には３個の処理単位Ｐ
Ｉ、Ｐ２、Ｐ３がつながれ、待ち行列３３には２個の処
理単位Ｐ４．Ｐ５がつながれている。各処理単位は例え
ばプロセスであり、各々の処理単位Ｐ１〜Ｐ５は、処理
単位Ｐ１で例示する第２図に示すように、第１のプロセ
ッサｌ用のタイムスライスインターバル値ＴＩと第２の
プロセッサ２用のタイムスライスインターバル値Ｔ２と
を格納する為のタイムスライスインターバル値記憶域Ｍ
を、それぞれ有している。
システム）、３１はシステムテーブル、３２は第１のプ
ロセッサ１の空きを待っている実行可能状態にある処理
単位の待ち行列、３３は第２のプロセッサ２の空きを待
っている実行可能状態にある処理単位の待ち行列である
０図示の状態では、待ち行列３２には３個の処理単位Ｐ
Ｉ、Ｐ２、Ｐ３がつながれ、待ち行列３３には２個の処
理単位Ｐ４．Ｐ５がつながれている。各処理単位は例え
ばプロセスであり、各々の処理単位Ｐ１〜Ｐ５は、処理
単位Ｐ１で例示する第２図に示すように、第１のプロセ
ッサｌ用のタイムスライスインターバル値ＴＩと第２の
プロセッサ２用のタイムスライスインターバル値Ｔ２と
を格納する為のタイムスライスインターバル値記憶域Ｍ
を、それぞれ有している。
０Ｓ３０は、その一部として、タイムスライス実行制御
部３００とタイムスライスインターバル値設定部３０１
とを有している。タイムスライス実行制御部３００は、
第１のプロセッサ１および第２のプロセッサ２上で実行
される処理単位のタイムスライス制御を司る部分である
。このタイムスライス実行制御部３００は、成る処理単
位Ｐｉに第１のプロセッサ１または第２のプロセッサ２
を割り当てる際、第３図に示すように、その処理単位Ｐ
ｉが実行されるプロセッサが第１のプロセッサ１か、或
いは第２のプロセッサ２かを識別しくＳ １ ） 、第
１のプロセッサ１の場合は第１のプロセラ・す１のイン
ターバルタイマ１０にその処理単位Ｐｉのタイムスライ
スインターバル値記憶域Ｍに記憶された第１のプロセッ
サｌ対応のタイムスライスインターバル値Ｔ１を設定し
くＳ２）、第１のプロセッサ１上において処理単位Ｐｉ
を実行させる（Ｓ３）。また、第２のプロセッサ２の場
合は第２のプロセッサ２のインターバルタイマ２０にそ
の処理単位ＰＬのタイムスライスインターバル値記憶域
Ｍに記憶された第２のプロセッサ２対応のタイムスライ
スインターバル値Ｔ２を設定しく３４）、第２のプロセ
ッサ２上で処理単位Ｐｉを実行させる（Ｓ５）。
部３００とタイムスライスインターバル値設定部３０１
とを有している。タイムスライス実行制御部３００は、
第１のプロセッサ１および第２のプロセッサ２上で実行
される処理単位のタイムスライス制御を司る部分である
。このタイムスライス実行制御部３００は、成る処理単
位Ｐｉに第１のプロセッサ１または第２のプロセッサ２
を割り当てる際、第３図に示すように、その処理単位Ｐ
ｉが実行されるプロセッサが第１のプロセッサ１か、或
いは第２のプロセッサ２かを識別しくＳ １ ） 、第
１のプロセッサ１の場合は第１のプロセラ・す１のイン
ターバルタイマ１０にその処理単位Ｐｉのタイムスライ
スインターバル値記憶域Ｍに記憶された第１のプロセッ
サｌ対応のタイムスライスインターバル値Ｔ１を設定し
くＳ２）、第１のプロセッサ１上において処理単位Ｐｉ
を実行させる（Ｓ３）。また、第２のプロセッサ２の場
合は第２のプロセッサ２のインターバルタイマ２０にそ
の処理単位ＰＬのタイムスライスインターバル値記憶域
Ｍに記憶された第２のプロセッサ２対応のタイムスライ
スインターバル値Ｔ２を設定しく３４）、第２のプロセ
ッサ２上で処理単位Ｐｉを実行させる（Ｓ５）。
また、０３３０中のタイムスライスインターバル値設定
部３０１は、少なくとも各処理単位の実行が開始される
迄に、システムテーブル３１に予め設定された第１のプ
ロセッサ１用のタイムスライスインターバル値Ｔ１およ
び第２のプロセッサ２用のタイムスライスインターバル
値Ｔ８を、処理単位のタイムスライスインターバル値記
憶域Ｍに記憶させる処理を行う、なお、本実施例では、
各処理単位毎にタイムスライスインターバル値記憶域Ｍ
を持たせているので、第１のプロセッサｌ用のタイムス
ライスインターバル値Ｔ１および第２のプロセッサ２用
のタイムスライスインターバル値Ｔ２を、各処理単位毎
に異なる値に設定することが可能である。但し、すべて
の処理単位で同一の値を使用するようにしても良い。こ
の場合には、すべての処理単位に共通なタイムスライス
インターバル値記憶部を設け、ここから各プロセッサ対
応のタイムスライスインターバル値を取得するようにし
ても良い。また、各プロセッサ対応に複数種のタイムス
ライスインターバル値を格納したタイムスライステーブ
ルを設け、成る処理単位にプロセッサを割り当てる際、
例えばその処理単位の優先度等に応じて実行先プロセッ
サに対応するタイムスライステーブル中から１亥当する
１つのタイムスライスインターバル値を取得するように
することも可能である。
部３０１は、少なくとも各処理単位の実行が開始される
迄に、システムテーブル３１に予め設定された第１のプ
ロセッサ１用のタイムスライスインターバル値Ｔ１およ
び第２のプロセッサ２用のタイムスライスインターバル
値Ｔ８を、処理単位のタイムスライスインターバル値記
憶域Ｍに記憶させる処理を行う、なお、本実施例では、
各処理単位毎にタイムスライスインターバル値記憶域Ｍ
を持たせているので、第１のプロセッサｌ用のタイムス
ライスインターバル値Ｔ１および第２のプロセッサ２用
のタイムスライスインターバル値Ｔ２を、各処理単位毎
に異なる値に設定することが可能である。但し、すべて
の処理単位で同一の値を使用するようにしても良い。こ
の場合には、すべての処理単位に共通なタイムスライス
インターバル値記憶部を設け、ここから各プロセッサ対
応のタイムスライスインターバル値を取得するようにし
ても良い。また、各プロセッサ対応に複数種のタイムス
ライスインターバル値を格納したタイムスライステーブ
ルを設け、成る処理単位にプロセッサを割り当てる際、
例えばその処理単位の優先度等に応じて実行先プロセッ
サに対応するタイムスライステーブル中から１亥当する
１つのタイムスライスインターバル値を取得するように
することも可能である。
次に、本実施例の動作を、１つの処理単位Ｐ１に着目し
て以下説明する。
て以下説明する。
第１図に示す状態において、第１のプロセッサ１が空き
状態になると、タイムスライス実行制御部３００は、第
１のプロセッサｌ上での実行を待ち合わせている待ち行
列３２から先頭の処理単位ＰＬを取り出し、第３図の処
理Ｓ１において実行プロセッサが第１のプロセッサ１で
あることを識別し、処理単位Ｐ１のタイムスライスイン
ターバル値記憶域Ｍに記憶された第１のプロセッサ１対
応のタイムスライスインターバル値ＴＩ をインターバ
ルタイマ１０に設定しくＳ２）、第１のプロセンサｌで
処理単位ＰＩを実行させる（Ｓ３）。
状態になると、タイムスライス実行制御部３００は、第
１のプロセッサｌ上での実行を待ち合わせている待ち行
列３２から先頭の処理単位ＰＬを取り出し、第３図の処
理Ｓ１において実行プロセッサが第１のプロセッサ１で
あることを識別し、処理単位Ｐ１のタイムスライスイン
ターバル値記憶域Ｍに記憶された第１のプロセッサ１対
応のタイムスライスインターバル値ＴＩ をインターバ
ルタイマ１０に設定しくＳ２）、第１のプロセンサｌで
処理単位ＰＩを実行させる（Ｓ３）。
その後、第１のプロセッサ１で時間Ｔ、にわたって処理
単位Ｐ１の実行が行われることにより、インターバルタ
イマ１０から割り込みが発生すると、それまで実行され
ていた処理単位Ｐ１の状態が退避され、制御がタイムス
ライス実行制御部３００に渡る。なお、処理単位Ｐ１は
なおも第１のプロセッサ１上で実行を続ける必要があれ
ば、待ち行列３２の後尾につながれる。タイムスライス
実行制御部３００は制御を引き取ると、待ち行列３２か
ら次の処理単位Ｐ２を取り出して第１のプロセッサ１上
で実行させる。
単位Ｐ１の実行が行われることにより、インターバルタ
イマ１０から割り込みが発生すると、それまで実行され
ていた処理単位Ｐ１の状態が退避され、制御がタイムス
ライス実行制御部３００に渡る。なお、処理単位Ｐ１は
なおも第１のプロセッサ１上で実行を続ける必要があれ
ば、待ち行列３２の後尾につながれる。タイムスライス
実行制御部３００は制御を引き取ると、待ち行列３２か
ら次の処理単位Ｐ２を取り出して第１のプロセッサ１上
で実行させる。
第１のプロセッサ１上で実行される各処理単位がそれぞ
れタイムスライスインターバル値Ｔ１の時間を費やすこ
とにより、上述と同様な動作が繰り返され、処理単位Ｐ
Ｉが待ち行列３２の先頭にきた状態で、第１のプロセッ
サ１が明は渡されると、前述と同様にして処理単位Ｐ１
が第１のプロセッサ１上でタイムスライスインターバル
値Ｔ。
れタイムスライスインターバル値Ｔ１の時間を費やすこ
とにより、上述と同様な動作が繰り返され、処理単位Ｐ
Ｉが待ち行列３２の先頭にきた状態で、第１のプロセッ
サ１が明は渡されると、前述と同様にして処理単位Ｐ１
が第１のプロセッサ１上でタイムスライスインターバル
値Ｔ。
に従って実行される。
その後、処理単位Ｐ１が第１のプロセッサ１上で所定の
処理を終了し、次に第２のプロセッサ２上で所定の処理
を実行する場合、処理単位Ｐ１は実行可能状態になった
時点で第２のプロセッサ２に対応する待ち行列３３につ
ながれる。そして、処理単位Ｐ１が待ち行列３３の先頭
にきた時点で第２のプロセッサ２が明は渡されると、タ
イムスライス実行制御部３００は、待ち行列３３から処
理単位Ｐ１を取り出し、第３図の処理Ｓ１において実行
プロセンサが第２のプロセッサ２であることを識別し、
処理単位ＰＩのタイムスライスインターバル値記憶域Ｍ
に記憶された第２のプロセッサ２用のタイムスライスイ
ンターバル値Ｔ２をインターバルタイマ２０に設定しく
Ｓ４）、第２のプロセッサ２に処理単位Ｐ１を実行させ
る（Ｓ５）。
処理を終了し、次に第２のプロセッサ２上で所定の処理
を実行する場合、処理単位Ｐ１は実行可能状態になった
時点で第２のプロセッサ２に対応する待ち行列３３につ
ながれる。そして、処理単位Ｐ１が待ち行列３３の先頭
にきた時点で第２のプロセッサ２が明は渡されると、タ
イムスライス実行制御部３００は、待ち行列３３から処
理単位Ｐ１を取り出し、第３図の処理Ｓ１において実行
プロセンサが第２のプロセッサ２であることを識別し、
処理単位ＰＩのタイムスライスインターバル値記憶域Ｍ
に記憶された第２のプロセッサ２用のタイムスライスイ
ンターバル値Ｔ２をインターバルタイマ２０に設定しく
Ｓ４）、第２のプロセッサ２に処理単位Ｐ１を実行させ
る（Ｓ５）。
その後、第２のプロセッサ２で時間Ｔ！にわたって処理
単位Ｐ１の実行が行われると、インターバルタイマ２０
から割り込みが発生し、それまで実行されていた処理単
位Ｐ１の状態が退避され、制御がタイムスライス実行制
御部３００に渡る。このとき処理単位Ｐ１がなおも第２
のプロセッサ２上で実行を続ける必要があれば、待ち行
列３３の後尾につながれる。以後、処理単位Ｐ１は、第
２のプロセッサ２上で実行すべき処理が終了するまで、
タイムスライスインターバル値Ｔ、に基づくタイムスラ
イス制御の下で繰り返し第２のプロセッサ２で実行され
る。
単位Ｐ１の実行が行われると、インターバルタイマ２０
から割り込みが発生し、それまで実行されていた処理単
位Ｐ１の状態が退避され、制御がタイムスライス実行制
御部３００に渡る。このとき処理単位Ｐ１がなおも第２
のプロセッサ２上で実行を続ける必要があれば、待ち行
列３３の後尾につながれる。以後、処理単位Ｐ１は、第
２のプロセッサ２上で実行すべき処理が終了するまで、
タイムスライスインターバル値Ｔ、に基づくタイムスラ
イス制御の下で繰り返し第２のプロセッサ２で実行され
る。
第４図は以上のようにして処理単位Ｐ１が実行された時
の状況を示している。即ち、処理単位Ｐｌは前半に第１
のプロセッサ１上で実行され、後半は第２のプロセッサ
２上で実行されている。そして、第１のプロセッサ１上
で実行されている時はタイムスライスインターバル値Ｔ
、毎にプロセッサを明は渡してプロセッサ空き待ち状態
になり、次に第１のプロセッサ１が空くまで待たされる
。
の状況を示している。即ち、処理単位Ｐｌは前半に第１
のプロセッサ１上で実行され、後半は第２のプロセッサ
２上で実行されている。そして、第１のプロセッサ１上
で実行されている時はタイムスライスインターバル値Ｔ
、毎にプロセッサを明は渡してプロセッサ空き待ち状態
になり、次に第１のプロセッサ１が空くまで待たされる
。
第２のプロセッサ２上で実行されている時は、タイムス
ライスインターバル値はＴ２となり、同様の動作を行う
。
ライスインターバル値はＴ２となり、同様の動作を行う
。
以上本発明の実施例について説明したが、本発明は以上
の実施例にのみ限定されず、その他各種の付加変更が可
能である。例えば、タイムスライス実行制御を司る手段
として０３３０の一部を構成するソフトウェア的手段に
よるタイムスライス実行制御部３００を使用したが、こ
れをファームウェアで実現することも可能である。また
、特性の異なる二つのプロセッサ１．２を含むマルチプ
ロセッサシステムのみならず、３個以上のプロセッサを
含むシステムや同種のプロセッサを複数含むシステムに
対しても本発明は適用可能である。
の実施例にのみ限定されず、その他各種の付加変更が可
能である。例えば、タイムスライス実行制御を司る手段
として０３３０の一部を構成するソフトウェア的手段に
よるタイムスライス実行制御部３００を使用したが、こ
れをファームウェアで実現することも可能である。また
、特性の異なる二つのプロセッサ１．２を含むマルチプ
ロセッサシステムのみならず、３個以上のプロセッサを
含むシステムや同種のプロセッサを複数含むシステムに
対しても本発明は適用可能である。
以上説明したように、本発明のマルチプロセッサシステ
ムのタイムスライス制御方式においては、各プロセッサ
毎に異なったタイムスライスインターバル値で各処理単
位の実行を制御することが可能となり、複数のプロセッ
サの使用率を調整したり、プロセッサの特性に合ったタ
イムスライスインターバル値で実行制御を行う等といっ
たことが可能となる。
ムのタイムスライス制御方式においては、各プロセッサ
毎に異なったタイムスライスインターバル値で各処理単
位の実行を制御することが可能となり、複数のプロセッ
サの使用率を調整したり、プロセッサの特性に合ったタ
イムスライスインターバル値で実行制御を行う等といっ
たことが可能となる。
第１図は本発明を適用したマルチプロセッサシステムの
一例を示す要部ブロック図、 第２図は処理単位Ｐ１の説明図、 第３図はタイムスライス実行制御部３００の処理例の流
れ図および、 第４図は処理単位Ｐ１が実行されたときの状況を示すタ
イミングチャートである。 図において、 １・・・第１のプロセッサ ２・・・第２のプロセッサ ３・・・主記憶装置 １０．２０・・・インターバルタイマ ３０・・・Ｏ３（オペレーティングシステム）３１・・
・システムテーブル ３２．３３・・・待ち行列 ３００・・・タイムスライス実行制御部３０１・・・タ
イムスライスインターバル値［ｆＪＰ１〜Ｐ５・・・処
理単位 Ｍ・・・タイムスライスインターバル値記憶域Ｔ、・・
・第１のプロセッサ対応のタイムスライスインターバル
値 Ｔ２・・・第２のプロセッサ対応のタイムスライスイン
ターバル値
一例を示す要部ブロック図、 第２図は処理単位Ｐ１の説明図、 第３図はタイムスライス実行制御部３００の処理例の流
れ図および、 第４図は処理単位Ｐ１が実行されたときの状況を示すタ
イミングチャートである。 図において、 １・・・第１のプロセッサ ２・・・第２のプロセッサ ３・・・主記憶装置 １０．２０・・・インターバルタイマ ３０・・・Ｏ３（オペレーティングシステム）３１・・
・システムテーブル ３２．３３・・・待ち行列 ３００・・・タイムスライス実行制御部３０１・・・タ
イムスライスインターバル値［ｆＪＰ１〜Ｐ５・・・処
理単位 Ｍ・・・タイムスライスインターバル値記憶域Ｔ、・・
・第１のプロセッサ対応のタイムスライスインターバル
値 Ｔ２・・・第２のプロセッサ対応のタイムスライスイン
ターバル値
Claims (1)
- 【特許請求の範囲】 マルチプロセッサシステムを構成する複数のプロセッサ
上で複数の処理単位をタイムスライス方式で実行制御す
るタイムスライス制御方式において、 各プロセッサ毎のタイムスライスインターバル値を記憶
する記憶域を設け、処理単位のタイムスライス制御を、
前記記憶域に記憶された複数のタイムスライスインター
バル値の内のその処理単位が実行されるプロセッサに対
応するタイムスライスインターバル値を使用して行うこ
とを特徴とするマルチプロセッサシステムにおけるタイ
ムスライス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26763288A JPH02113363A (ja) | 1988-10-24 | 1988-10-24 | マルチプロセッサシステムにおけるタイムスライス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26763288A JPH02113363A (ja) | 1988-10-24 | 1988-10-24 | マルチプロセッサシステムにおけるタイムスライス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113363A true JPH02113363A (ja) | 1990-04-25 |
Family
ID=17447378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26763288A Pending JPH02113363A (ja) | 1988-10-24 | 1988-10-24 | マルチプロセッサシステムにおけるタイムスライス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014017013A (ja) * | 2013-09-26 | 2014-01-30 | Fujitsu Ltd | マルチコアプロセッサシステム、マルチコアプロセッサシステムの制御方法、およびマルチコアプロセッサシステムの制御プログラム |
| JP5720699B2 (ja) * | 2011-01-07 | 2015-05-20 | 富士通株式会社 | マルチタスクスケジューリング方法、およびマルチコアプロセッサシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220449A (ja) * | 1984-04-16 | 1985-11-05 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 非対称多重プロセツサ・システムにおけるｃｐｕ使用時間の調整方法 |
-
1988
- 1988-10-24 JP JP26763288A patent/JPH02113363A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220449A (ja) * | 1984-04-16 | 1985-11-05 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 非対称多重プロセツサ・システムにおけるｃｐｕ使用時間の調整方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5720699B2 (ja) * | 2011-01-07 | 2015-05-20 | 富士通株式会社 | マルチタスクスケジューリング方法、およびマルチコアプロセッサシステム |
| JP2014017013A (ja) * | 2013-09-26 | 2014-01-30 | Fujitsu Ltd | マルチコアプロセッサシステム、マルチコアプロセッサシステムの制御方法、およびマルチコアプロセッサシステムの制御プログラム |
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