JPH0375832A - 仮想計算機制御方式 - Google Patents
仮想計算機制御方式Info
- Publication number
- JPH0375832A JPH0375832A JP21221889A JP21221889A JPH0375832A JP H0375832 A JPH0375832 A JP H0375832A JP 21221889 A JP21221889 A JP 21221889A JP 21221889 A JP21221889 A JP 21221889A JP H0375832 A JPH0375832 A JP H0375832A
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- Japan
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- virtual
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- computer
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- Pending
Links
- 230000007246 mechanism Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 13
- 230000008569 process Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
- G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は実プロセツサ上て複数の仮想計算機を実現する
仮想計算機制御方式に関する。
仮想計算機制御方式に関する。
近年、ディジタル電子計算機の応用分野が飛躍的拡大を
遂げるに伴い、大規模な記憶空間か必要となり、実際の
主記憶装置の空間量を意識せずに記憶空間を拡大できる
仮想記憶方式が利用され、さらにこの仮想記憶方式の延
長として一つの実計算機上で複数の計算機を実現する仮
想計算機が実用化されるに至った。
遂げるに伴い、大規模な記憶空間か必要となり、実際の
主記憶装置の空間量を意識せずに記憶空間を拡大できる
仮想記憶方式が利用され、さらにこの仮想記憶方式の延
長として一つの実計算機上で複数の計算機を実現する仮
想計算機が実用化されるに至った。
仮想計算機システムでは、主記憶や入出力装置は勿論、
中央処理装置も含むすべての資源を複数の計算機システ
ム間で恰も共有しているように、複数のオペレーティン
グシステム（Ｏ８と記す）が一つの実計算機（ベア・マ
シン−ＢＡＲＥＭ Ａ ＣＩ−１丁ＮＥ、以下ＢＭと記
ず）の上で見掛は上聞時に走行することが可能てあり、
稼働中のシステムのサービスを停止することなく、新し
く開発されるシステムのテハクやテストの実施、或いは
ハードウェア資源の使用効率を高めて実ハードウェアの
実質コスト低下を可能にするなとの効果かあることから
脚光を浴ひるようになった。
中央処理装置も含むすべての資源を複数の計算機システ
ム間で恰も共有しているように、複数のオペレーティン
グシステム（Ｏ８と記す）が一つの実計算機（ベア・マ
シン−ＢＡＲＥＭ Ａ ＣＩ−１丁ＮＥ、以下ＢＭと記
ず）の上で見掛は上聞時に走行することが可能てあり、
稼働中のシステムのサービスを停止することなく、新し
く開発されるシステムのテハクやテストの実施、或いは
ハードウェア資源の使用効率を高めて実ハードウェアの
実質コスト低下を可能にするなとの効果かあることから
脚光を浴ひるようになった。
従来のこの種の仮想計算機機構を持つデータ処理装置の
制御構造は第２図のようになっている。
制御構造は第２図のようになっている。
先ず、システムに一つのＶＭプロセスがあり、各仮想計
算機（バーチャル マシン−Ｖ Ｉ ＲＴ ＪＡＬ
ＭＡＣＨＩＮＥ・以下ＶＭと称ず）のソフトウェア・シ
ミュレーション処理を行なう。ソフトウェア・シミュレ
ーション処理とは、ＶＭ上て直接実行すると不都合の起
きる命令（例えば入出力命令、システム制御命令、構成
制御命令等）の実行をソフ１へウェアでシミュレーショ
ンするものである。
算機（バーチャル マシン−Ｖ Ｉ ＲＴ ＪＡＬ
ＭＡＣＨＩＮＥ・以下ＶＭと称ず）のソフトウェア・シ
ミュレーション処理を行なう。ソフトウェア・シミュレ
ーション処理とは、ＶＭ上て直接実行すると不都合の起
きる命令（例えば入出力命令、システム制御命令、構成
制御命令等）の実行をソフ１へウェアでシミュレーショ
ンするものである。
次に、各ＶＭ毎に一つのプロセスがあり、ＥＸＥＣＶＰ
命令によりＶＭを実行する。即ちＶＭはＢＭ上の一つの
命令（ＥＸＥＣＶＰ命令〉の中に閉じ込められている。
命令によりＶＭを実行する。即ちＶＭはＢＭ上の一つの
命令（ＥＸＥＣＶＰ命令〉の中に閉じ込められている。
そして、これらＶＭプロセスと■Ｐプロセス他のユーザ
ジョブと同様にＢＭ上の一つのショクにすぎない。
ジョブと同様にＢＭ上の一つのショクにすぎない。
〔発明が解決しようとする課題〕
このような仮想計算機の制御方式を採ると、各ＶＭのソ
フトウェア・シミュレーション処理に際して生じるオー
バヘットロスが大きいという欠点があった。更に、新し
いアーキテクチャのＶＭの実現を追加するたびにそれに
合わせたソフトウェア シミュレーション処理の変更や
追加を行なわねばならず、稼働中のシステムのサービス
を停止することなく、新しく開発されるシステムのデバ
グやテストを実施するというニーズに応しる事が困難な
場合があった。
フトウェア・シミュレーション処理に際して生じるオー
バヘットロスが大きいという欠点があった。更に、新し
いアーキテクチャのＶＭの実現を追加するたびにそれに
合わせたソフトウェア シミュレーション処理の変更や
追加を行なわねばならず、稼働中のシステムのサービス
を停止することなく、新しく開発されるシステムのデバ
グやテストを実施するというニーズに応しる事が困難な
場合があった。
本発明の仮想計算機方式は、実プロセツサ上での複数の
仮想計算機の実現において、各仮想計算機を識別する仮
想計算機番号と、仮想計算機を活性化する第一の手段と
、前記第一の手段により活性化された複数の仮想計算機
を実計算機上で実行が許される順に繋げておく待ち行列
と、前記待ち行列には少なくとも各仮想計算機の仮想計
算機番号と仮想計算機制御ブロックの先頭番地を含み、
更に、一定時間間隔で割り込みを発生するタイマと、前
記タイマからの割り込みにより現在実計算機上で実行中
の仮想計算機の実行を中断して、この仮想計算機を前記
待ち行列の最後尾に繋ぎ、同時に前記待ち行列の先頭の
仮想計算機を前記待ち行列から外し、実計算機上て実行
する第二の手段とを有している。
仮想計算機の実現において、各仮想計算機を識別する仮
想計算機番号と、仮想計算機を活性化する第一の手段と
、前記第一の手段により活性化された複数の仮想計算機
を実計算機上で実行が許される順に繋げておく待ち行列
と、前記待ち行列には少なくとも各仮想計算機の仮想計
算機番号と仮想計算機制御ブロックの先頭番地を含み、
更に、一定時間間隔で割り込みを発生するタイマと、前
記タイマからの割り込みにより現在実計算機上で実行中
の仮想計算機の実行を中断して、この仮想計算機を前記
待ち行列の最後尾に繋ぎ、同時に前記待ち行列の先頭の
仮想計算機を前記待ち行列から外し、実計算機上て実行
する第二の手段とを有している。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例のブロック図である。
第１図を参照すると、本実施例は、主記憶（メインメモ
リー）１、ＶＭディスパッチ機構２およびＶＭティスパ
ッヂタイマ３から構成されている。
リー）１、ＶＭディスパッチ機構２およびＶＭティスパ
ッヂタイマ３から構成されている。
主記憶１には、仮想日算機の活性化命令（図示せず）に
より活性化された仮想計算機の仮想計算機番号と仮想計
算機制御ブロックの先頭番地とを少なくとも含む待ち行
列１．０２，１０３および１０４先頭の待ち行列１０２
を指示するポインタ１０１並びにこれら待ち行列１０２
．１０３１．０４にその先頭番地を有する各仮想計算機
の仮想計算機制御ブロック１１２，１１．３，１１４が
存在する。
より活性化された仮想計算機の仮想計算機番号と仮想計
算機制御ブロックの先頭番地とを少なくとも含む待ち行
列１．０２，１０３および１０４先頭の待ち行列１０２
を指示するポインタ１０１並びにこれら待ち行列１０２
．１０３１．０４にその先頭番地を有する各仮想計算機
の仮想計算機制御ブロック１１２，１１．３，１１４が
存在する。
第４図はＶＭディスパッチｆ［２の動作を示すフローチ
ャー１〜である。
ャー１〜である。
第４図を参照すると、実計算機上て仮想計算機の活性化
命令（図示せず）が発行されると＜４０１）、先ずＶＭ
ディスパッチ機構２が起動されて実計算機上で何れかの
仮想計算機が実行されているかが検査される（ ４．０
２ ）。実計算機上で何れの仮想計算機も実行されてい
なければ、該当仮想計算機は直ちに実計算機上で実行に
移される（４０３）。一方、何れかの仮想計算機か実行
されていれは、待ち行列の最後尾に繋＜（４０４）たけ
で、実計算機上で実行中の仮想計算機はそのまま実行状
態にある。このようにして、幾つかの活性化された仮想
計算機かＶＭ待ち行列に繋かった状態か第１図に示され
ている。
命令（図示せず）が発行されると＜４０１）、先ずＶＭ
ディスパッチ機構２が起動されて実計算機上で何れかの
仮想計算機が実行されているかが検査される（ ４．０
２ ）。実計算機上で何れの仮想計算機も実行されてい
なければ、該当仮想計算機は直ちに実計算機上で実行に
移される（４０３）。一方、何れかの仮想計算機か実行
されていれは、待ち行列の最後尾に繋＜（４０４）たけ
で、実計算機上で実行中の仮想計算機はそのまま実行状
態にある。このようにして、幾つかの活性化された仮想
計算機かＶＭ待ち行列に繋かった状態か第１図に示され
ている。
さて、この状態て、各仮想計算機か均等に実計算機」−
で実行に移されるために、ＶＭテイスパツヂタイマ３は
一定時間間隔て割り込みを発生しく４０５）、この割り
込みによってＶＭテイスバッチｆｉｉ２は以下の操作を
行なう。
で実行に移されるために、ＶＭテイスパツヂタイマ３は
一定時間間隔て割り込みを発生しく４０５）、この割り
込みによってＶＭテイスバッチｆｉｉ２は以下の操作を
行なう。
■実計算機上で実行中の仮想計算機の実行を中断して、
この仮想計算機をＶＭ待ち行列の最後尾に繋ぐ（４，０
６）。
この仮想計算機をＶＭ待ち行列の最後尾に繋ぐ（４，０
６）。
■ＶＭ待ち行列の先頭の仮想計算機をＶＭ待ち行列から
外して実計算機上て実行に移す（４０７）。
外して実計算機上て実行に移す（４０７）。
次に第３図を参照すると、この図は本発明の仮想計算機
機構を持つデータ処理装置の制御構造を示しており、第
２図にある従来の制御構造と較へると実計算機の上に各
ＶＭかしかに乗っており、実計算機全体を制御するＢＭ
−Ｏ３か存在しない。これは、以」二説明した制御方法
を探ることで、各仮想計算機か実計算機を時分割で完全
に占有することが出来るからであり、この目的のために
、主記憶空間や外部記憶装置、入出力装置等は各仮想計
算機ごとに予め排他的に割り付けられる。
機構を持つデータ処理装置の制御構造を示しており、第
２図にある従来の制御構造と較へると実計算機の上に各
ＶＭかしかに乗っており、実計算機全体を制御するＢＭ
−Ｏ３か存在しない。これは、以」二説明した制御方法
を探ることで、各仮想計算機か実計算機を時分割で完全
に占有することが出来るからであり、この目的のために
、主記憶空間や外部記憶装置、入出力装置等は各仮想計
算機ごとに予め排他的に割り付けられる。
以上説明したように本発明は、各仮想計算機が動作する
際にはＶＭプロセスがソフトウェア・シミュレーション
処理を行なう必要がなく、オーバーヘッドロスが生しな
いという効果がある。更に、新しいアーキテクチャのＶ
Ｍの実現を追加するたびにそれに合わせたソフトウェア
・シミスレージョン処理の変更や追加を行なう必要も無
くなるので、稼働中のシステムのサーヒスを停止するこ
となく、新しく開発されるシステムのデバクやテストを
実施するというニーズに応しる事が容易になるという効
果がある。
際にはＶＭプロセスがソフトウェア・シミュレーション
処理を行なう必要がなく、オーバーヘッドロスが生しな
いという効果がある。更に、新しいアーキテクチャのＶ
Ｍの実現を追加するたびにそれに合わせたソフトウェア
・シミスレージョン処理の変更や追加を行なう必要も無
くなるので、稼働中のシステムのサーヒスを停止するこ
となく、新しく開発されるシステムのデバクやテストを
実施するというニーズに応しる事が容易になるという効
果がある。
第１図は本発明の一実旅例のブロック図、第２図は従来
の仮想計算機機構を持つデータ処理装置の制御構成図、
第３図は本発明の仮想計算機機構を持つデータ処理装置
の制御構成図、第４図は本発明のＶＭデイスパッヂ機構
の動作を示すフローヂャートである。 １・・・主記憶（メインメモリー）、２・・ＶＭテイス
パッチ機構、３・・・ＶＭディスパッチタイマ、１０１
・・・ポインタ、１．０２，１．０Ｂ、１．０／Ｉ・・
・待ち行列、１．１２，１．１３，１１４・・・仮想計
算機制御ブロック。
の仮想計算機機構を持つデータ処理装置の制御構成図、
第３図は本発明の仮想計算機機構を持つデータ処理装置
の制御構成図、第４図は本発明のＶＭデイスパッヂ機構
の動作を示すフローヂャートである。 １・・・主記憶（メインメモリー）、２・・ＶＭテイス
パッチ機構、３・・・ＶＭディスパッチタイマ、１０１
・・・ポインタ、１．０２，１．０Ｂ、１．０／Ｉ・・
・待ち行列、１．１２，１．１３，１１４・・・仮想計
算機制御ブロック。
Claims (1)
- 【特許請求の範囲】 少なくとも各仮想計算機の仮想計算機番号と仮想計算機
制御ブロックの先頭番地を含み、活性化された複数の仮
想計算機を実計算機上で実行が許される順に繋げておく
ための待ち行列と、 一定時間間隔で割り込みを発生するタイマと、前記タイ
マからの割り込みにより現在実計算機上で実行中の仮想
計算機の実行を中断して、この仮想計算機を前記待ち行
列の最後尾に繋ぎ、同時に前記待ち行列の先頭の仮想計
算機を前記待ち行列から外し、実計算機上で実行に移す
ディスパッチ機構とを有することを特徴とする仮想計算
機制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21221889A JPH0375832A (ja) | 1989-08-17 | 1989-08-17 | 仮想計算機制御方式 |
| FR9010420A FR2651051B1 (fr) | 1989-08-17 | 1990-08-17 | Systeme de machines virtuelles capables d'eliminer le temps systeme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21221889A JPH0375832A (ja) | 1989-08-17 | 1989-08-17 | 仮想計算機制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0375832A true JPH0375832A (ja) | 1991-03-29 |
Family
ID=16618897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21221889A Pending JPH0375832A (ja) | 1989-08-17 | 1989-08-17 | 仮想計算機制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0375832A (ja) |
| FR (1) | FR2651051B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007334572A (ja) * | 2006-06-14 | 2007-12-27 | Nec Corp | Ｏｓ切り替えシステム、仮想計算機システム、ｏｓ切り替え方法及びｏｓ切り替え用プログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19648422C2 (de) * | 1996-11-22 | 2000-03-30 | Hans Beckhoff | Verfahren und Vorrichtung zum Implementieren eines echtzeitfähigen Steuerprogramms in einem nicht-echtzeitfähigen Betriebsprogramm |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161444A (ja) * | 1987-12-17 | 1989-06-26 | Nec Corp | 仮想計算機システム |
-
1989
- 1989-08-17 JP JP21221889A patent/JPH0375832A/ja active Pending
-
1990
- 1990-08-17 FR FR9010420A patent/FR2651051B1/fr not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007334572A (ja) * | 2006-06-14 | 2007-12-27 | Nec Corp | Ｏｓ切り替えシステム、仮想計算機システム、ｏｓ切り替え方法及びｏｓ切り替え用プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2651051A1 (fr) | 1991-02-22 |
| FR2651051B1 (fr) | 1995-08-11 |
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